CN101189593A - 在多路复用的地址/数据总线上进行地址传输期间传送冗余数据的方法 - Google Patents
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Abstract
本发明涉及一种用于通过数据总线的多条数据线(D0－D31)在通信系统的至少两个用户(2，3)之间进行通信的方法，这些数据线(D0－D31)中的数条数据线被用作地址总线的地址线(A0－A23)，其中，多路复用地传输数据和地址。为了简单和廉价地使用户(2，3)之间的传输路径得到保障，建议，在与通过地址线(A0－A23)传输地址的同时，通过未被用作地址线(A0－A23)的数据线(D24－D31)中的至少一条数据线来传输冗余的数据。优选地将校验和(所谓的校验位)作为冗余的数据来传输。优选地，为了在微处理器(3)和外部存储模块(2)之间进行通信而实施本方法。
Description
本发明涉及一种用于通过数据总线的多条数据线在通信系统的至少两个用户之间进行通信的方法，这些数据线中的数条数据线被用作地址总线的地址线，其中，多路复用地传输数据和地址。
此外，本发明还涉及一种用于在通信系统的至少两个用户之间进行通信的总线系统，其中，总线系统包括数据总线的多条数据线，这些数据线中的数条数据线能被用作地址总线的地址线，其中，多路复用地通过数据线传输数据并且通过地址线传输地址。
本发明最后也涉及一种被分配给微处理器的存储模块，该存储模块通过数据总线的多条数据线与微处理器连接，这些数据线中的数条数据线能被用作地址总线的地址线，其中，多路复用地传输数据和地址。
背景技术
在微处理器通过其与所分配的外部存储器进行通信的公知的总线系统中，绝对没有设置传输路径的保障。如果在传输时出现了干扰或故障，则识别不了这种情况。一方面错误地理解从微处理器传输给存储器的地址。另一方面从存储器给微处理器错误地传输数据。在这两种情况下，后果是在微处理器中存在着错误的或有错误的数据，并且在那里执行时导致故障。如果应按照现有技术识别干扰，则必须至少部分冗余地传输在存储器和微处理器之间所传输的数据。可是，于是为此必需其它的总线线路，这在实施和集成到现有系统中时引起了可观的附加费用和问题。
以32位总线系统为例来阐述微处理器和外部存储器之间的公知的通信。在这种总线系统中，多路复用地在相同的总线线路上传输32位数据和例如传输24位地址。在此，是否以脉冲串或者异步地在存储器和微处理器之间传输数据，这是无关紧要的。按照公知方法的存储器存取如下运行：
处理器将希望的存储单元的24位地址置于总线系统上，并且激活片选(CS，Chip Select)信号和地址锁存使能(ALE，Address LatchEnable)信号。处理器随即重新去活ALE信号，并且存储模块记住所传送的地址，而且从相应的存储单元中取出数据。在以脉冲串传输数据时，从相应的存储单元中和从随后的存储单元中取出数据。处理器于是通过输出使能(OE，Output Enable)信号来接通存储模块的输出驱动器，并且读入存在的数据。
从该现有技术出发，本发明所基于的任务在于，提出一种传输冗余数据的可能性，而不必在通信系统的用户之间设置附加的总线线路。
为了解决该任务，从开头所述类型的通信方法出发建议，在与通过地址线传输地址的同时，通过未被用作地址线的数据线中的至少一条数据线来传输冗余的数据。
发明优点
由于现代处理器中的数据总线要求比用于传送地址所必需的线路(例如24条线路)更多的线路(例如32条线路)，所以在寻址阶段期间，数条总线线路未被使用。根据本发明，在寻址阶段期间，这些未使用的总线线路被用于传输优选地为数据位形式的冗余数据。冗余的信息可被用于使通信系统的用户之间的传输路径得到保障。以这种方式，能用最少的花费，尤其是不必设置附加的总线线路，来使微处理器和存储器之间的传输路径得到保障。由此能识别传输故障并采取相应的措施。这些措施例如在于，将所传输的数据标记为有错误的，并且向用户输出相应的指示。也能设想重复数据传输。
在从属权利要求中说明了本发明的有利的改进方案。根据按照权利要求3的实施例，将校验和(所谓的校验位)作为冗余的数据来传输。优选地通过要传输的数据来构成横向和(Quersumme)，并且按照横向和是偶数还是奇数而将“1”或“0”作为校验位来传输。
作为本发明任务的其它的解决方案，从开头所述类型的总线系统出发建议，总线系统具有用于与在通过地址线传输地址的同时传输冗余数据的装置，其中，用于传输冗余数据的装置使用未被用作地址线的数据线中的至少一条数据线。
作为本发明任务的还有一种其它的解决方案，从开头所述类型的存储模块出发建议，存储模块具有用于在与通过地址线将地址从微处理器传输给存储模块的同时来传输冗余数据的装置，其中，用于传输冗余数据的装置使用未被用作地址线的数据线中的至少一条数据线。
附图说明
在附图中示出了本发明的优选的实施例，并且在以下的附图说明中详细阐述这些实施例。
图1示出了用于根据优选实施形式实现本发明方法的、微处理器和存储模块之间的本发明总线系统；
图2示出了用于实现本发明方法的存储模块中的某些信号的电路连接；
图3示出了在实现本发明方法时的多个信号的时序图；以及
图4示出了在实现传统的、由现有技术公知的在存储模块和微处理器之间进行通信时的多个信号的时序图。
具体实施方式
本发明的基础是一种总线系统，诸如在图1中所示出的那样，并且在其整体上用参考符号1来表示。总线系统1被布置在存储模块2和微处理器模块4的处理器3(中央处理单元(CPU，CentralProcessing Unit))之间。存储模块2例如包括快闪存储器。总线系统1在所示的实施例中包括32条总线线路BL0-BL31，这些总线线路BL0-BL31为了将来自存储模块2的数据传输给微处理器3而都被用作数据总线的数据线D0-D31。为了通过微处理器3对存储模块2的一个或多个希望的存储单元进行寻址，总线线路BL0-BL31中的数条总线线路被用作地址总线的地址线A0-A23。在总线系统1中，多路复用地在相同的总线线路BL0-BL31上传输32位数据和24位地址。总线系统1附加地拥有控制线路，在图1中示出了这些控制线路中的用于地址锁存使能(ALE)信号、输出使能(OE)信号、写使能(WE)信号和片选(CS)信号的线路。
按照公知方法的多路复用的存储器存取如下运行：
微处理器3将希望的存储单元的地址(A0-A23)置于总线1上，并且激活CS信号和ALE信号(参阅图4；
)。此后，微处理器3去活ALE信号(
)。存储模块2记住该地址，并且从这个或这些相应的存储单元中取出数据。微处理器3通过OE信号接通了存储模块2的输出驱动器(
)并且读出数据。在图4中示出了信号的相应的时序。
由于只传输24位地址，但是在总线1上有32条数据线可供使用，所以根据本发明能在寻址阶段中将剩余的8条数据线C0-C7用于传输例如校验和(所谓的校验位)形式的冗余数据。
如在标准存取(参阅图3)时那样，处理器3施加24位地址(A0-A23)，并且激活ALE信号和CS信号。附加地也激活OE信号(参阅图4，
)。根据ALE信号是低的(激活的)事实，本发明的存储模块2识别了，一方面有地址A0-A23，而另一方面针对冗余数据允许激活存储模块2的输出驱动器(驱动器)。存储模块2于是在寻址阶段期间将冗余的数据放到总线线路BL24-BL31上或放到相应的未使用的数据线D24-D31上。随着ALE信号的去活()，微处理器3接收了冗余的数据(校验位)，存储模块2接收了地址，并且转换到数据输出端上。在图3中示出了信号的相应的时序。
由于从微处理器3朝存储模块2的方向传送地址并且从存储模块2朝微处理器3的方向传送数据，所以必须在存储模块2中将用于单个驱动器(驱动器)的OE信号的线路与用于ALE信号的线路逻辑连接。在图2中示出了存储模块2中的必要的电路连接。在图2中利用“锁存器”表示地址寄存器，在那里暂存了由微处理器3施加的地址。
由于地址阶段在时间上位于数据传输之前，所以在寻址阶段中本来还没有冗余的数据可供使用。存储模块2还不知道它应向微处理器3提供哪些数据。因而在寻址阶段中总是传送之前的数据传输周期(总线周期)的冗余数据。也就是说，冗余数据的传输在真正的数据传输之后暂停(hinken)一个总线周期。可是这在大多数系统中毫无问题是能被容忍的。
可以设想，在存储模块2中设置缓冲存储器(所谓的高速缓冲存储器)，在该缓冲存储器中，在传送要向微处理器3传输的数据之前，首先暂存这些数据一个总线周期。可是，已经在来自缓冲存储器和微处理器3的数据传输之前，在寻址阶段中从存储模块2向微处理器3传送冗余的数据。因此这意味着，在某个总线周期的寻址阶段中，对于随后的总线周期，将所希望的存储单元的地址从微处理器3传送给存储模块2。与此同时，将对于之前的总线周期的被存储在缓冲存储器中的数据冗余的数据传送给微处理器3。于是，在紧接着的总线周期中才向微处理器3传送被存放在缓冲存储器中的数据。根据本发明的改进方案，在从存储模块2中接收数据的时刻，在微处理器3中已经存在冗余的数据，以致可以立即检验这些冗余数据的无差错的传输。
冗余数据、尤其是校验和(所谓的校验位)在存储模块2中的生成和微处理器3中的分析处理可以按照本身公知的方法来执行。在存储模块2和微处理器3之间异步数据传输时，如果仅仅一个校验位作为冗余数据被传输，则是足够的，该校验位含有关于要传输的数据的横向和是偶数还是奇数的信息。这意味着，在异步数据传输时，唯一的未被用作地址线的数据线已经足以能够实现本发明方法。当然也能传输附加的冗余数据，其中，冗余的数据于是可以包括多于一位，并且因此也必需多于一条的数据线用于传输冗余数据。
在以脉冲串模式进行数据传输时，从处理器3向存储模块2传输第一存储单元的地址。从该第一存储单元出发，向微处理器3传输该存储单元的和多个随后的存储单元的数据。也就是说，在相继的数据传输阶段之间不设置地址阶段，或仅设置用于多个数据传输阶段的地址阶段。尽管如此，即使在以脉冲串模式进行数据传输时，也能采用本发明，其方式是例如确定在各个数据传输阶段中要传输的数据的校验位，并且于是在紧接着的寻址阶段中通过未使用的数据线向微处理器3传输这些校验位。
如果例如在上述的实施例中在寻址阶段期间有8条未使用的数据线C0-C7可供使用，则可以通过这8条数据线C0-C7中的每一条分别传送在数据传输阶段期间所传送的数据的校验位。在唯一的地址阶段中，因此可以传送针对八个相继的数据传输阶段的直至八个数据分组的校验位。
Claims (8)
1.用于通过数据总线的多条数据线(D0-D31)在通信系统的至少两个用户(2，3)之间进行通信的方法，所述数据线(D0-D31)中的数条数据线被用作地址总线的地址线(A0-A23)，其中，多路复用地传输数据和地址，其特征在于，在与通过所述地址线(A0-A23)传输地址的同时，通过未被用作地址线的数据线(D24-D31)中的至少一条数据线来传输冗余的数据。
2.按权利要求1所述的方法，其特征在于，所述冗余的数据被分配给在之前的总线周期中事先通过所述数据线(D0-D31)所传输的数据。
3.按权利要求1或2所述的方法，其特征在于，校验和作为冗余的数据被传输。
4.按权利要求1-4之一所述的方法，其特征在于，实施用于在微处理器(3)和外部存储器(2)之间进行通信的方法。
5.用于在通信系统的至少两个用户(2，3)之间进行通信的总线系统(1)，其中，所述总线系统(1)包括数据总线的多条数据线(D0-D31)，所述数据线(D0-D31)中的数条数据线能被用作地址总线的地址线(A0-A23)，其中，多路复用地通过所述数据线(D0-D31)传输数据并且通过所述地址线(A0-A23)传输地址，其特征在于，所述总线系统(1)具有用于在通过地址线(A0-A23)传输地址的同时传输冗余数据的装置，其中，所述用于传输冗余数据的装置使用了未被用作地址线的数据线(D24-D31)中的至少一条数据线。
6.按权利要求5所述的总线系统(1)，其特征在于，所述总线系统(1)具有用于实施按权利要求2-4之一所述的方法的装置。
7.被分配给微处理器(3)的存储模块(2)，该存储模块(2)通过数据总线的多条数据线(D0-D31)与所述微处理器(3)连接，所述数据线(D0-D31)中的数条数据线能被用作地址总线的地址线(A0-A23)，其中，多路复用地传输数据和地址，其特征在于，所述存储模块(2)具有用于在与通过地址线(A0-A23)将地址从微处理器(3)传输到存储模块(2)的同时来传输冗余数据的装置，其中，所述用于传输冗余数据的装置使用了未被用作地址线的数据线(D24-D31)中的至少一条数据线。
8.按权利要求7所述的存储模块(2)，其特征在于，所述装置被构造为转换开关，用于将至少一条未被用作地址线(A0-A23)的数据线(D24-D31)在传输数据和传输冗余数据之间转换。
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