CN101188194B - 结合晶片及用来制造结合晶片的方法 - Google Patents

结合晶片及用来制造结合晶片的方法 Download PDF

Info

Publication number
CN101188194B
CN101188194B CN2007101821320A CN200710182132A CN101188194B CN 101188194 B CN101188194 B CN 101188194B CN 2007101821320 A CN2007101821320 A CN 2007101821320A CN 200710182132 A CN200710182132 A CN 200710182132A CN 101188194 B CN101188194 B CN 101188194B
Authority
CN
China
Prior art keywords
silicon wafer
wafer
active layer
conjunction
support substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007101821320A
Other languages
English (en)
Other versions
CN101188194A (zh
Inventor
森本信之
远藤昭彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of CN101188194A publication Critical patent/CN101188194A/zh
Application granted granted Critical
Publication of CN101188194B publication Critical patent/CN101188194B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一种结合晶片及用来制造结合晶片的方法,通过在没有绝缘膜的情况下直接结合作为活性层的硅晶片和作为支持基板的硅晶片,并且减薄作为活性层的硅晶片到给定的厚度而获得,其中相对于预定的晶面以0-0.1°(复合角)的切割角从锭上切割下的硅晶片被用于每一个作为活性层的硅晶片和作为支持基板的硅晶片。

Description

结合晶片及用来制造结合晶片的方法
发明背景
1.技术领域
本发明涉及一种结合晶片(bonded wafer)及用来制造结合晶片的方法,并且更加特别地,其尽可能地抑制在结合面上的残留氧化物。
2.背景技术
作为结合晶片的一种代表性的制造方法,其中公知的一种方法是通过一绝缘膜(insulating film)例如氧化膜等结合两个硅晶片或没有绝缘膜直接结合,然后研磨和抛光作为活性层(active layer)的晶片以形成活性层(研磨抛光法),并且其中公知的一种方法是将氢离子等注入到作为活性层的硅晶片的表面层部分中以形成一离子注入层并且结合到作为支持基板的硅晶片,然后进行热处理以剥离在离子注入层处的晶片,从而形成活性层(离子注入分离法)或者所谓的智能切割法(注册商标)(参见JP-A-H11-67701和JP-A-H05-211128)。
然而,当通过浸入到HF溶液中以去除本身具有的(native)氧化物之后直接结合两个硅晶片时,或者特别地当不使用例如氧化膜等的绝缘膜而直接结合具有不同的晶体取向(例如,(110)面和(100)面)的两个硅晶片时,在结合晶片的制造步骤(热处理步骤)中,在界面之间俘获的氧化物可能作为阶梯状(step-like)的氧化物局部地集中并且残留在界面上。结果,存在一个问题是在器件的准备步骤中这种残留氧化物损坏了器件特性而且形成了缺陷的中心。
发明内容
因此,本发明的一个目标是方便地解决上述问题并且提供一种用来制造结合晶片的方法,即当没有绝缘膜而直接结合两个硅晶片时,能够有效地去除在界面上残留的氧化物,和通过这种制造方法获得一个结合晶片。
下面将描述本发明的改进。即,当没有绝缘膜而直接结合两个硅晶片时,认为通过冷凝在结合界面上俘获的氧化物而形成残留在结合界面上的氧化物。因此,为了防止这种氧化物的残留,通常在使用HF溶液清洗晶片以从晶片的表面去除本身具有的的氧化物之后进行结合。
然而,即使在结合以前使用HF溶液等清洗晶片的表面,也可能在结合界面上残留阶梯状的氧化物。
为了解决上述问题,发明者进行了多方面的研究并且获得了下列知识。
即,当从锭上切割下来将被结合的晶片时,一般的,切割角在X轴和Y轴上都不超过1°。然而,已经发现相对于预定的晶面,通过严格地控制来自锭上的切割角在0-0.1°(复合角)的范围内,就能够有效地去除在结合界面上残留的阶梯状的氧化物,并且结果是实现了本发明。
即,本发明的概要和结构如下。
1.一种用来制造结合晶片的方法,在没有绝缘膜的情况下而直接结合作为活性层的硅晶片和作为支持基板的硅晶片,并且减薄作为活性层的硅晶片到给定的厚度,其特征在于相对于预定的晶面以0-0.1°(复合角)的切割角从锭上切割下的硅晶片被用于每一个所述作为活性层的硅晶片和作为支持基板的硅晶片。
2.根据项目1所述的用来制造结合晶片的方法,其中作为活性层的硅晶片和作为支持基板的硅晶片在疏水面的状态下结合。
3.根据项目1所述的用来制造结合晶片的方法,其中具有不同的晶体取向的晶片被用作作为活性层的硅晶片和作为支持基板的硅晶片。
4.根据项目1所述的用来制造结合晶片的方法,其中通过离子注入分离工艺实施作为活性层的硅晶片的减薄。
5.一种结合晶片,通过在没有绝缘膜的情况下直接结合作为活性层的硅晶片和作为支持基板的硅晶片,并且减薄作为活性层的硅晶片到给定的厚度而获得,其特征在于相对于预定的晶面以0-0.1°(复合角(compound angle))的切割角从锭上切割下的硅晶片被用于每一个所述作为活性层的硅晶片和作为支持基板的硅晶片。
根据本发明,其能够大量地减少当没有绝缘膜而直接结合两个硅晶片时而担心出现的阶梯状氧化物的残留。
附图说明
图1是切割角和复合角的示意图。
图2是实施例1和比较实施例1各自的结合界面的TEM相片(a)和(b)。
具体实施方式
下面,将根据附图详细地描述本发明。
在本发明中,重要的是当从锭上切割下硅晶片时,相对于预定的晶面(也称作标准面),控制切割角在0-0.1°(复合角)的范围内。当切割角(复合角)超过0.1°时,阶梯状的氧化物会残留在结合界面上,其会严重地影响器件的准备步骤及其性质。
在这里使用的术语“切割角”意指如图1所示的切割面相对于标准面的X轴或Y轴的角度,同时,复合角θ复合了标准面在X轴方向上的倾角θx(在X轴方向上的切割角)和标准面在Y轴方向上的倾角θy(在Y轴方向上的切割角)。
在本发明中,因为如果只控制晶片中任何一个的复合角,就不会减少氧化物的残留,所以同样重要的是被结合的两个硅晶片中的每一个的复合角是0-0.1°。
根据本发明,虽然尚未明确地说明通过控制来自于锭上的两个硅晶片中每一个的切割角在的0-0.1°(复合角)的范围内,就能够大量地去除在结合界面上残留的阶梯状的氧化物,但是发明者们已经作出了如下推测。
在结合界面上,据说氧化物被形成在将被结合的晶片的面上并且聚集在结合界面上,且最终作为阶梯状的氧化物而残留。因此,认为通过结合每一个都具有与晶体的标准面充分地平行的切割面的硅晶片,就能够抑制在结合界面上阶梯状氧化物的残留。
在两个硅晶片的结合中,需要尽可能地清洗晶片的表面。在本发明中,方便的是在结合晶片之前通过清洗晶片的表面以去除本身具有的氧化物膜等将晶片的表面变为疏水面。在这里使用的术语“疏水面”意指没有氧化物膜等的洁净面。同样,没有特别地限定清洗方法,并且能够利用常规的众所周知的在HF溶液等中清洗的方法。
此外,本发明对具有不同的晶体取向的硅晶片的直接结合,例如,(110)晶体和(100)晶体的直接结合是有影响的。
在本发明中,使用氢气等的离子注入分离工艺能够被用作一种减薄作为活性层的晶片的方法。离子注入分离工艺是一种方法,其中在结合之前,例如氢气等的稀有气体从其结合面被注入到作为活性层的硅晶片中以形成一离子注入层,然后作为活性层的硅晶片被结合到作为支持基板的硅晶片上,并且在大约500℃时进行热处理以剥离一部分作为活性层的硅晶片,这部分硅晶片限定为离子注入层。在不使用研磨、抛光或蚀刻的情况下,通过使用离子注入分离工艺能够均匀地减薄活性层。
[实施例]
实施例1
当从通过CZ法生长的硅锭上切割下硅晶片时,相对于作为标准面的(100)面以0.07°的复合角切割作为活性层的硅晶片,并且以0.07°的复合角切割作为支持基板的硅晶片。将因此而得到的两个硅晶片浸入到HF清洗溶液中以完全地去除本身具有的氧化物膜,并且彼此直接结合以及为了进一步改善结合强度在1100℃时进行120分钟的热处理。然后,研磨和抛光作为活性层的晶片以便使活性层的厚度变为100nm。
通过平面TEM(透射电子显微镜法)观察存在于因此得到的结合晶片的界面上的氧化物。
测量的结果如表1和图2(a)所示。
表1
  作为活性层的晶片的复合角(°)   作为支持基板的晶片的复合角(°)   阶梯状的氧化物
 实施例1   0.07   0.07   无
 实施例2   0.07   0.07   无
 比较实施例1   0.12   0.12   存在
 比较实施例2   0.12   0.12   存在
如表1和图2(a)所示,根据本发明,在使用从锭上切割下的硅晶片的情况下,观察不到残留的阶梯状的氧化物。
实施例2
当从通过CZ法生长的硅锭上切割下硅晶片时,相对于作为标准面的(100)面以0.07°的复合角切割作为活性层的硅晶片,并且以0.07°的复合角切割作为支持基板的硅晶片。然后,在加速电压为50keV以及剂量为1×1017atoms/cm2的条件下将氢离子注入到作为活性层的硅晶片的表面以形成氢离子注入层,氢离子注入层从作为活性层的晶片的表面起具有大约500nm的深度位置。
然后,将作为活性层的硅晶片和作为支持基板的硅晶片浸入到HF清洗溶液中以完全地去除本身具有的氧化物膜,并且彼此直接结合以及在500℃时进行热处理以剥离一部分结合晶片,这部分结合晶片限定为氢离子注入层。
接下来,为了进一步改善结合强度,使结合晶片在1100℃时进行120分钟的热处理,并且更进一步进行氧化处理以减薄活性层的厚度到100nm。
通过平面TEM观察存在于因此得到的结合晶片的界面上的氧化物。
测量的结果如表1所示。
在这种情况下,和实施例1一样不能观察到阶梯状的氧化物。
比较实施例1
除了作为活性层的硅晶片的复合角是0.12°和作为支持基板的硅晶片的复合角是0.12°以外,用和实施例1一样的方法准备结合晶片。
通过平面TEM观察存在于因此得到的结合晶片的界面上的氧化物以获得如表1和图2(b)所示的结果。
如表1和图2(b)所示,当硅晶片的切割角超出了本发明可接受的范围时,在结合界面上能够观察到阶梯状氧化物的残留。
比较实施例2
除了作为活性层的硅晶片的复合角是0.12°和作为支持基板的硅晶片的复合角是0.12°以外,用和实施例2一样的方法准备结合晶片。
通过平面TEM观察存在于因此得到的结合晶片的界面上的氧化物以获得如表1所示的结果。
从表中可知,和比较实施例1一样,同样能够观察到残留的阶梯状的氧化物。

Claims (6)

1.一种用来制造结合晶片的方法,在没有绝缘膜的情况下而直接结合作为活性层的硅晶片和作为支持基板的硅晶片,并且减薄作为活性层的硅晶片到给定的厚度,其特征在于相对于预定的晶面以由复合角表示的0-0.1°的切割角从锭上切割下的硅晶片,其被用于每一个所述作为活性层的硅晶片和作为支持基板的硅晶片。
2.根据权利要求1所述的用来制造结合晶片的方法,其中作为活性层的硅晶片和作为支持基板的硅晶片在疏水面的状态下结合。
3.根据权利要求1所述的用来制造结合晶片的方法,其中具有不同的晶体取向的晶片被用作为活性层的硅晶片和作为支持基板的硅晶片。
4.根据权利要求1所述的用来制造结合晶片的方法,其中通过离子注入分离工艺实施作为活性层的硅晶片的减薄。
5.一种结合晶片,通过在没有绝缘膜的情况下直接结合作为活性层的硅晶片和作为支持基板的硅晶片,并且减薄作为活性层的硅晶片到给定的厚度而获得,其特征在于相对于预定的晶面以由复合角表示的0-0.1°的切割角从锭上切割下的硅晶片,其被用于每一个所述作为活性层的硅晶片和作为支持基板的硅晶片。
6.根据权利要求5的结合晶片,其中作为活性层的硅晶片和作为支持基板的硅晶片具体不同的晶体取向。
CN2007101821320A 2006-08-31 2007-08-31 结合晶片及用来制造结合晶片的方法 Active CN101188194B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006-235919 2006-08-31
JP2006235919 2006-08-31
JP2006235919A JP2008060355A (ja) 2006-08-31 2006-08-31 貼り合わせウェーハの製造方法および貼り合わせウェーハ

Publications (2)

Publication Number Publication Date
CN101188194A CN101188194A (zh) 2008-05-28
CN101188194B true CN101188194B (zh) 2010-06-23

Family

ID=38566821

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101821320A Active CN101188194B (zh) 2006-08-31 2007-08-31 结合晶片及用来制造结合晶片的方法

Country Status (6)

Country Link
US (1) US8048767B2 (zh)
EP (1) EP1895572B1 (zh)
JP (1) JP2008060355A (zh)
KR (1) KR100898534B1 (zh)
CN (1) CN101188194B (zh)
SG (1) SG140581A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5555995B2 (ja) * 2008-09-12 2014-07-23 株式会社Sumco 貼り合わせシリコンウェーハの製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691147B2 (ja) * 1988-10-14 1994-11-14 信越半導体株式会社 接合ウエーハ検査方法
JP3175323B2 (ja) * 1991-08-26 2001-06-11 株式会社デンソー 半導体基板の製造方法
US5451547A (en) * 1991-08-26 1995-09-19 Nippondenso Co., Ltd. Method of manufacturing semiconductor substrate
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5152842A (en) * 1991-12-05 1992-10-06 Rohm Co., Ltd. Reactor for epitaxial growth
CA2172233C (en) * 1995-03-20 2001-01-02 Lei Zhong Slant-surface silicon wafer having a reconstructed atomic-level stepped surface structure
FR2766620B1 (fr) * 1997-07-22 2000-12-01 Commissariat Energie Atomique Realisation de microstructures ou de nanostructures sur un support
JP3216583B2 (ja) 1997-08-22 2001-10-09 住友金属工業株式会社 貼り合わせsoi基板の製造方法
JPH11167701A (ja) 1997-12-03 1999-06-22 Toshiba Corp ディスク装置及び同装置に適用されるデータ記録順制御方法
JP3223873B2 (ja) * 1997-12-24 2001-10-29 住友金属工業株式会社 シリコンウエーハ及びその製造方法
JP4603677B2 (ja) * 2000-11-09 2010-12-22 信越半導体株式会社 アニールウェーハの製造方法及びアニールウェーハ
FR2819099B1 (fr) * 2000-12-28 2003-09-26 Commissariat Energie Atomique Procede de realisation d'une structure empilee
US7153757B2 (en) * 2002-08-29 2006-12-26 Analog Devices, Inc. Method for direct bonding two silicon wafers for minimising interfacial oxide and stresses at the bond interface, and an SOI structure
JP4190906B2 (ja) * 2003-02-07 2008-12-03 信越半導体株式会社 シリコン半導体基板及びその製造方法
US20050217560A1 (en) * 2004-03-31 2005-10-06 Tolchinsky Peter G Semiconductor wafers with non-standard crystal orientations and methods of manufacturing the same
JP4830290B2 (ja) * 2004-11-30 2011-12-07 信越半導体株式会社 直接接合ウェーハの製造方法
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
US20070215984A1 (en) * 2006-03-15 2007-09-20 Shaheen Mohamad A Formation of a multiple crystal orientation substrate
US20080164572A1 (en) * 2006-12-21 2008-07-10 Covalent Materials Corporation Semiconductor substrate and manufacturing method thereof

Also Published As

Publication number Publication date
JP2008060355A (ja) 2008-03-13
KR100898534B1 (ko) 2009-05-20
KR20080020578A (ko) 2008-03-05
EP1895572A2 (en) 2008-03-05
EP1895572B1 (en) 2011-02-09
US8048767B2 (en) 2011-11-01
CN101188194A (zh) 2008-05-28
EP1895572A3 (en) 2009-04-15
SG140581A1 (en) 2008-03-28
US20080057676A1 (en) 2008-03-06

Similar Documents

Publication Publication Date Title
US7867877B2 (en) Method for manufacturing SOI wafer
EP3136420B1 (en) Method for manufacturing bonded soi wafer
CN100487885C (zh) 一种绝缘体上硅的制作方法
US7790565B2 (en) Semiconductor on glass insulator made using improved thinning process
KR101340004B1 (ko) Soi 웨이퍼의 제조방법
KR20090037319A (ko) 접합 웨이퍼의 제조 방법
KR20160145600A (ko) 접합 soi 웨이퍼의 제조방법
CN101101891A (zh) 绝缘体上硅及其制备工艺
CN107533952B (zh) 贴合式soi晶圆的制造方法
CN101320684B (zh) 半导体基板的制造方法
US8048769B2 (en) Method for producing bonded wafer
KR101340002B1 (ko) Soi웨이퍼의 제조방법
KR101071509B1 (ko) 접합 웨이퍼 제조 방법
KR20020086471A (ko) Soi 웨이퍼의 제조방법 및 soi 웨이퍼
KR102327330B1 (ko) Soi웨이퍼의 제조방법
US20210210673A1 (en) Nano-scale single crystal thin film
CN109075028B (zh) 贴合式soi晶圆的制造方法
CN101188194B (zh) 结合晶片及用来制造结合晶片的方法
CN105283943B (zh) 贴合晶圆的制造方法
US11495488B2 (en) Method for manufacturing bonded SOI wafer and bonded SOI wafer
EP3029730B1 (en) Bonded wafer manufacturing method
CN105493232B (zh) 贴合晶圆的制造方法
CN116190261A (zh) 晶圆的标识部位的加工方法及晶圆的制备方法
KR20090108557A (ko) 접합 웨이퍼의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant