CN101179050B - 采用保护的催化剂层的碳纳米管集成电路器件及其制造方法 - Google Patents

Abstract

提供一种制造集成电路器件的方法。该方法包括：在半导体衬底上顺序地形成下部互连层、催化剂层以及缓冲层，形成层间介电层以覆盖缓冲层，形成穿过层间介电层的接触孔以便可部分地暴露缓冲层的顶面，去除缓冲层的由接触孔暴露的部分以便可以暴露催化剂层的顶面，以及从催化剂层的由接触孔暴露的部分生长碳纳米管以便接触孔可由碳纳米管填充。

Description

采用保护的催化剂层的碳纳米管集成电路器件及其制造方法

技术领域

本发明涉及集成电路器件及其制造方法，更具体地，涉及碳纳米管器件及其制造方法。

背景技术

对高度集成的半导体器件的日益增长的需求极大地减少了半导体器件的设计规则并提高了半导体器件的工作速度。相应地，降低了互连的线宽并且增加了互连的电流密度。因此，格外的需要具有改进的的特性的互连材料。

碳纳米管可以提供高导电性以及优异的填隙特性，并因此可能适合在制造高度集成器件的互连和触点中使用。通常，为了采用碳纳米管来形成互连和触点，可形成催化剂层并从催化剂层生长碳纳米管。

催化剂层可以包括在下面的互连层上形成的薄过渡金属层。在制造集成电路器件中所采用的蚀刻工艺期间，催化剂层易于被损坏。当催化剂层被损坏时，碳纳米管可能不能适当地生长，这可能降低集成电路器件的特性。

用来形成催化剂层的过渡金属可能表现出对氧化物层较差的粘附性。例如，由于氧化物层和催化剂层之间较差的粘附性，可以容易地将在由这种过渡金属形成的催化剂层上直接形成的氧化物层间介电层从下面的层上分离。这可能增加缺陷率。

发明内容

本发明的一些实施例提供制造集成电路器件的方法。形成包括在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲层的叠层。在缓冲层上形成层间介电层。穿过层间介电层形成孔以暴露缓冲层的部分。去除缓冲层的暴露部分以暴露催化剂层的部分。在催化剂层的暴露部分上生长碳纳米管。形成穿过层间介电层的孔的步骤可以包括采用缓冲层作为蚀刻停止物执行第一蚀刻工艺，以及去除缓冲层的暴露部分以暴露催化剂层的部分的步骤可以包括执行第二蚀刻工艺。第一和第二蚀刻工艺可以具有不同的蚀刻选择性。例如，第一蚀刻工艺可以包括干式蚀刻工艺以及第二蚀刻工艺可以包括湿式蚀刻工艺。在一些实施例中，第一和第二蚀刻工艺可以包括分别不同的干式蚀刻工艺。

在一些实施例中，形成包括在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲层的叠层的步骤可以包括：在衬底上淀积导电材料层，在导电层上淀积催化剂材料层，在催化剂材料层上淀积缓冲材料层以及对缓冲材料层、催化剂材料层以及导电材料层进行构图以形成叠层。在另一些实施例中，形成包括在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲层的叠层的步骤可以包括：在衬底上淀积导电材料层，在导电层上淀积催化剂材料层以及对导电材料层和催化剂材料层进行构图以在导电图形上形成催化剂图形。可淀积缓冲材料层以适合(conform to)催化剂图形的顶面以及催化剂图形和导电图形的侧壁。可对缓冲材料层进行构图以暴露衬底的邻近催化剂图形和导电图形的侧壁的部分。

在另一些实施例中，形成包括有在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲层的叠层的步骤可以包括：在衬底上的介电层中形成大马士革(damascene)导电层，在大马士革导电层上淀积催化剂材料层，在催化剂材料层上淀积缓冲材料层以及对缓冲材料层和催化剂材料层进行构图以在大马士革导电层上留下催化剂层和缓冲层。

在本发明的另一些实施例中，集成电路器件可以包括衬底和包括在衬底上的互连层、在互连层上的催化剂层以及在催化剂层上的缓冲层的叠层。可以在缓冲层上布置层间介电层，以及碳纳米管触点可以延伸穿过层间介电层和缓冲层以接触催化剂层。

本发明的一些实施例可以提供制造具有改进的特性的集成电路器件的方法。

本发明的一些实施例还可以提供具有改进的特性的集成电路器件。

根据本发明的一些方面，提供了一种制造集成电路器件的方法。该方法包括：在半导体衬底上顺序地形成下部互连层、催化剂层和缓冲层，形成层间介电层以覆盖缓冲层，形成穿过层间介电层的接触孔以便可以部分地暴露缓冲层的顶面，去除缓冲层的由接触孔暴露的部分以便可以暴露催化剂层的顶面，以及从催化剂层的由接触孔暴露的部分生长碳纳米管以便可以采用碳纳米管填充接触孔。

根据本发明的其它方面，提供了一种制造集成电路器件的方法。该方法包括：在半导体衬底上形成具有凹槽的第一层间介电层，通过采用导电层填充凹槽形成大马士革互连层，在大马士革互连层和第一层间介电层上形成用于形成催化剂层的导电层和用于形成缓冲层的薄膜，通过对薄膜和导电层进行构图而在大马士革互连层上形成催化剂层和缓冲层，在第一层间介电层和缓冲层上形成第二层间介电层，形成穿过第二层间介电层的接触孔以便可以暴露缓冲层的顶面，去除缓冲层的由接触孔暴露的部分以便可以暴露催化剂层的顶面，以及从催化剂层的由接触孔暴露的部分上生长碳纳米管以便可以采用碳纳米管填充接触孔。

根据本发明的其它方面，提供了一种集成电路器件。该集成电路器件包括：形成在半导体衬底上的下部互连层，形成在下部互连层上的催化剂层，形成在催化剂层上并且部分地暴露催化剂层的缓冲层，形成在缓冲层上的层间介电层，穿过层间介电层形成的并暴露催化剂层的由缓冲层暴露的部分的接触孔，以及从催化剂层的暴露部分生长的并填充接触孔的碳纳米管。

附图说明

图1是示出根据本发明的一些实施例的用于制造集成电路器件的操作的流程图；

图2A至7B是示出图1的操作的平面图及横断面视图；

图8是示出根据本发明的一些实施例用于制造集成电路器件的操作的流程图；

图9A至16B是示出图8的操作的平面图及横断面视图；

图17是示出根据本发明的一些实施例用于制造集成电路器件的操作的流程图；

图18A至25B是示出图17的操作的平面图及横断面视图；

图26是示出根据本发明的一些实施例用于制造集成电路器件的操作的流程图；

图27A至33B是示出图26的操作的平面图及横断面视图；

具体实施方式

下面将参考附图更充分地描述本发明，其中示出了本发明的示例性实施例。然而，本发明可以采用不同的形式实施并且不应被认为受限于在此阐述的实施例。更确切地，提供这些实施例以便本公开更为全面和完整，并且将本发明的范围完全地传达给本领域的技术人员。

应了解，当元件或层被称为在另外的元件或层“上”、“连接到”和/或“耦合到”另外的元件或层时，该元件或层可以直接地在另一个元件或层上、被连接到和/或耦合到另一个元件或层，或者可以存在插入其间的元件或层。相反地，当元件被称为“直接地在其上”、“直接地连接到”和/或“直接地耦合到”另外的元件或层时，不存在插入其间的元件或层。在此使用的术语“和/或”包括一个或多个相关的列出项的任意的以及全部的组合。

还应了解，尽管可以在此使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。更确切地，使用这些术语只是为方便地将一个元件、组件、区域、层和/或部分与另一个元件、组件、区域、层和/或部分区分开。例如，在不背离本发明的教导的前提下，可以将第一元件、组件、区域、层和/或部分称为第二元件、组件、区域、层和/或部分。

可以采用诸如“在下方”、“在下面”、“下部的”、“在上面”、“上部的”、“顶部的”、“底部的”等空间上相关的术语来描述元件和/或部件与另一个(些)元件和/或部件的关系，例如，如附图中所示的。应了解，空间上相关的术语意图包括除了在附图中描述的方向之外、正在使用中或操作中的器件的不同的方向。例如，当附图中的器件被翻转时，那么被描述为在其它元件或部件下面和/或下方的元件随后将被定向为在其它元件或部件的上面。可以另外定向器件(旋转90度或在其它方向上)并且相应地解释在此采用的空间上相关的描述符。在此采用的“高度”指的是通常与衬底的表面垂直的方向。

在此采用的术语只是为了描述具体的实施例，并不意图限制本发明。除非上下文另外清楚地说明，在此使用的单数的术语“一”、“一种”和“该”也意图包括复数形式。应进一步了解，术语“包括”、“包含”、“具有”以及其变形表示所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但是不排除存在和/或增加一个或多个其它的特征、整体、步骤、操作、元件、组件和/或其组。

可以参考横断面图示描述本发明的实施例，该图示为本发明理想化实施例的示意性图示。同样地，应预料到由例如制造技术和/或公差导致的图示形状的变化。因此，不应该认为本发明的实施例受限于在此所示的区域的特定形状，而是应包括由于例如制造而引起的形状的偏差。例如，图示为矩形的区域可以具有圆形的或曲线的特征。因此，附图中示出的区域本质上是示意性的，并不意图限制本发明的范围。相同的附图标记始终表示相同的元件。

除非另外的限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的意思。应进一步了解，诸如在通常使用的字典中限定的那些术语应被解释为具有与在相关技术领域内一致的意思，并且除非在此清楚地限定，不应被理想化或过度刻板地解释。

下面将参考图1至7B详细描述根据本发明的第一实施例的制造集成电路器件的方法。图1是示出根据本发明的一些实施例用于制造集成电路器件的操作的流程图，以及图2A至7B是示出图1的操作的平面图及横断面视图。

参考图1至2B，在方框S110中，在半导体衬底100上形成用于形成下部互连的导电层210a、用于形成催化剂层的导电层220a以及用于形成缓冲层的薄膜230a。半导体衬底100可以包括硅衬底、硅绝缘体(SOI)衬底、镓石棉(GaAs)衬底、锗硅(SiGe)衬底、陶瓷衬底、石英衬底以及用于显示器件的玻璃衬底。半导体衬底100可以为P型衬底。半导体衬底100可以为P型半导体衬底并且可以为由P型半导体衬底和从P型半导体衬底生长的P型外延层(未示出)组成的双层。

可以在导电层210a的下面形成金属互连。可以在导电层210的下面形成晶体管且可通过触点将晶体管连接到导电层210。

可以采用，例如，化学气相淀积(CVD)方法或者物理气相淀积(PVD)方法形成用于形成下部互连的导电层210a。导电层210a可以由金属和/或其它导电材料形成。例如，导电层210a可以由诸如W、Al、TiN、Ti的金属或者其组合形成。导电层210a可以被形成为具有约100-1000

的厚度。

在用于生长碳纳米管的后续工艺的期间，用于形成催化剂层的导电层220a可以被用作催化剂层。可以采用例如磁控溅射设备或者电子束蒸发器来形成导电层220a。可以通过在导电层210a上应用过渡金属粉末来形成导电层220a，但是本发明不限于此。导电层220a可以由例如Ni、Fe、Co、Au、Pb或其组合形成。导电层220a可以被形成为具有约10-80的厚度。

可以采用例如CVD方法或者PVD方法形成用于形成缓冲层的薄膜230a。薄膜230a可以被形成为具有约100-1000

的厚度。薄膜230a可以由对于将在后续操作中形成的层间介电层具有优异的粘附性的材料形成。薄膜230a可以由与导电层210a相同的材料形成。

薄膜230a可以由导电材料形成。例如，薄膜230a可以由W、Al、TiN、Ti或其组合形成。在一些实施例中，薄膜230a可以包括诸如氮化物的介电层。

参考图1、3A和3B，在方框S120中，通过对在图2B中示出的薄膜230a、导电层220a和导电层210a进行构图，形成包括有缓冲层230b、催化剂层220和下部互连层210的结构200。为了对薄膜230a、导电层220a和导电层210a进行构图，可以形成光致抗蚀剂图形，并且然后，可以采用该光致抗蚀剂图形执行光刻。可以根据期望的下部互连布局图形成结构200。参考图3A和3B，可以形成一对结构200并且其平行地延伸。

参考图1和4，在方框S130中，形成层间介电层310以覆盖半导体衬底100及缓冲层230b。层间介电层310可以为氧化物层。这种层可能表现出对催化剂层220差的粘附性。因此，如果需要在催化剂层220上直接形成层间介电层310，那么可能比较容易地从催化剂层220分离层间介电层310，从而导致缺陷。然而，根据本发明的第一实施例，可以通过在催化剂层220上形成缓冲层230b来限制层间介电层310与催化剂层220的直接接触。也就是说，层间介电层310附着到缓冲层230b，这可以具有较好的粘附性并因此可以降低缺陷率。在形成层间介电层310之后，可通过在层间介电层310上执行化学机械抛光(CMP)操作来平坦化层间介电层310。

参考图1和5，在方框S140中，形成穿过层间介电层310的接触孔320，以便通过接触孔320暴露缓冲层230b的顶面。也就是说，穿过层间介电层310形成接触孔320，以便可以暴露结构200的顶面。更具体地，接触孔320部分地暴露结构200的缓冲层230b的顶面。通过形成暴露层间介电层310的其中形成接触孔320的部分的光致抗蚀剂图形以及采用该光致抗蚀剂图形作为掩模进行蚀刻，可以形成接触孔320。蚀刻可以为例如采用缓冲层230b作为蚀刻停止物的干式蚀刻工艺。在干式蚀刻工艺期间，可以采用具有层间介电层310对于缓冲层230b的高蚀刻选择性的蚀刻气体。采用这种方式，可以限制对催化剂层220的损坏。

参考图1、6A和6B，在方框S150中，去除缓冲层230b的由接触孔320暴露的部分，以便暴露催化剂层220的顶面。可以通过例如湿式蚀刻工艺去除缓冲层230b的暴露部分。在用于去除缓冲层230b的暴露部分的湿式蚀刻操作期间，可以采用具有缓冲层230b对于催化剂层220的高蚀刻选择性的蚀刻剂。采用这种方式，去除缓冲层230b的暴露部分并且暴露催化剂层220。在用于去除缓冲层230b的暴露部分的湿式蚀刻操作期间，催化剂层220可能被部分地蚀刻掉。因此，可以适当地调整如图2所示形成的导电层220a的厚度，以便在用于去除缓冲层230b的暴露部分的湿式蚀刻操作之后，可以确保稳定地生长碳纳米管的足够的催化剂层厚度。

根据第一实施例，通过分开地执行接触孔320的形成以及对缓冲层230b的暴露部分的去除，可以合适地形成接触孔320并最小化对催化剂层220的损坏。此外，通过在干式蚀刻工艺期间保护催化剂层220并且使催化剂层220只接受湿式蚀刻操作，可以有效的保护催化剂层220，其中湿式蚀刻操作对催化剂层220可以造成比干式蚀刻工艺所造成的更少的损坏。

参考图1、7A和7B，在方框S160中，从催化剂层220上生长碳纳米管330，以便可以采用碳纳米管330填充接触孔320。可以采用例如放电方法、激光淀积方法、等离子CVD方法或者热化学CVD方法来生长碳纳米管330。例如，沿着垂直于催化剂层220的顶面的方向，采用在约500-900℃的温度下通过将碳源气体及惰性气体供给到反应器中的热化学CVD方法，可以形成碳纳米管330。可以采用CH₄、C₂H₂、C₂H₄、C₂H₆、CO或CO₂作为碳源气体，且可以采用H₂、N₂或Ar作为惰性气体。

此后，可以在层间介电层310和碳纳米管330上执行CMP操作以便平坦化层间介电层310和碳纳米管330的顶面。可在层间介电层310上形成上部互连层并且可将其连接到碳纳米管330。

根据第一实施例，通过在催化剂层220上形成缓冲层230b，可以有效的保护催化剂层220。此外，通过采用缓冲层230b作为蚀刻停止物，在用于形成接触孔320的蚀刻操作期间可以防止催化剂层220被损坏。此外，通过在催化剂层220上形成缓冲层230b，可以防止层间介电层310直接接触催化剂层220。因此，通过防止由于催化剂层220与层间介电层310之间较差的粘附性引起的层间介电层310和其下面的层分离，可以降低缺陷率并且可以产生具有改进的特性的集成电路器件。

下面将参考图7A和7B详细描述根据本发明的另一些实施例的集成电路器件。图7是根据本发明的另一些实施例的集成电路器件的布局图，以及图7B示出了分别沿着图7中的线A-A’和B-B’的横断面视图。

参考图7A和7B，在半导体衬底100上形成包括有下部互连层210、催化剂层220和缓冲层230的结构200。在下部互连层210上形成催化剂层220，以及在催化剂层220上形成缓冲层230并且缓冲层230中具有部分地暴露催化剂层220的顶面的开口。缓冲层230作为可以防止催化剂层220与形成在结构200上的层间介电层310直接接触的缓冲。缓冲层230中的开口暴露将在其上形成碳纳米管330的区域。

层间介电层310形成在结构200上并且覆盖结构200和半导体衬底100。穿形成过层间介电层310的接触孔320以便可以暴露催化剂层220的顶面。采用碳纳米管330填充接触孔320。

在本发明的一些实施例中，形成其中顺序地淀积下部互连层210、催化剂层220以及缓冲层230的结构200；形成接触孔320并且部分地暴露催化剂层220；以及从催化剂层220的由接触孔320暴露的部分生长碳纳米管330。缓冲层230覆盖催化剂层220的除了从其上生长碳纳米管330的暴露部分之外的部分。因此，可以防止催化剂层220直接接触层间介电层310。因此，可以防止由于催化剂层220与层间介电层310之间的较差粘附性引起的层间介电层310和其下面的层分离。此外，可以降低缺陷率并且改善集成电路器件的特性。

现在将参考图1至7B详细地描述根据本发明的第二实施例的制造集成电路器件的方法。在本发明的第一和第二实施例中，相同的附图标记表示相同的元件，因此，按照第一实施例的在前论述，将不再重复对这些相同元件的详细描述。第二实施例与第一实施例的不同在于缓冲层的由接触孔暴露的部分是通过干式蚀刻去除的。对图1示出的操作S110和S120的详细描述可以直接应用于第二实施例。因此，对第二实施例的描述将集中在方框S130及随后的操作上。

参考图1和5，在方框S130中，形成层间介电层310以覆盖半导体衬底100及缓冲层230b。在方框S140中，形成穿过层间介电层310的接触孔320以便可以通过接触孔320部分地暴露缓冲层230b的顶面。

详细地，通过形成暴露层间介电层310的将在其中形成接触孔320的区域的光致抗蚀剂图形以及将该光致抗蚀剂图形作为掩模进行蚀刻，可以形成接触孔320。蚀刻可以为采用缓冲层230b作为蚀刻停止物的干式蚀刻工艺。例如，蚀刻可以为反应离子蚀刻操作。反应离子蚀刻操作通过将惰性气体和反应气体两者供给到反应器内，可以提供高蚀刻效率，使得可以分别通过惰性气体和反应气体同时诱导物理蚀刻操作和化学蚀刻操作。

在用于形成接触孔320的干式蚀刻工艺期间，可以采用具有层间介电层310对于缓冲层230b的大的蚀刻选择性的蚀刻气体。因此，在层间介电层230b被蚀刻掉的同时，防止缓冲层230b被显著地蚀刻。例如，如果缓冲层230b是氮化物层并且层间介电层310是氧化物层，那么可以采用具有氧化物层对于氮化物层的大的蚀刻选择性的蚀刻气体作为蚀刻气体执行蚀刻工艺，以便只蚀刻层间介电层310。也就是说，缓冲层230可以作为蚀刻停止物。

在用于形成接触孔320的干式蚀刻工艺中所采用的蚀刻气体可以含有50％的惰性气体。惰性气体可以为Ar。也就是说，在用于形成接触孔320的干式蚀刻工艺期间所供给的惰性气体量可能大于在用于形成接触孔320的干式蚀刻工艺期间所供给的反应气体量。在这种情况下，可以提高蚀刻气体的物理蚀刻速率，并因此可有助于去除层间介电层310。

参考图1、6A和6B，去除缓冲层230的暴露部分，以便暴露催化剂层220的顶面。可以通过执行干式蚀刻工艺去除缓冲层230b的暴露部分。例如，可以通过执行反应离子蚀刻工艺去除缓冲层230b的暴露部分。

在用于去除缓冲层230b的暴露部分的干式蚀刻工艺期间，可以采用具有缓冲层230b对于层间介电层310的大的蚀刻选择性的蚀刻气体。例如，如果缓冲层230b为氮化物层并且层间介电层310为氧化物层，那么通过采用具有氮化物层对于氧化物层的大的蚀刻选择性的反应气体作为蚀刻气体来执行蚀刻工艺，可以去除缓冲层230b的暴露部分。

在用于去除缓冲层230b的暴露部分的干式蚀刻工艺期间所采用的蚀刻气体可以含有少于10％的惰性气体或者根本不含有惰性气体。也就是说，通过只供给少量的惰性气体或者根本不供给惰性气体来限制由惰性气体作为蚀刻气体的对缓冲层230b的物理蚀刻速率。在用于去除缓冲层230b的暴露部分的干式蚀刻工艺期间所采用的蚀刻气体中，可包括大量的反应气体。在这种情况下，可以通过化学蚀刻去除缓冲层230b的暴露部分。

可以较薄地形成催化剂层220。如果催化剂层220被损坏，那么不可能稳定地形成碳纳米管。通过降低由惰性气体作为蚀刻气体的物理蚀刻速率以及提高由反应气体作为蚀刻气体的化学蚀刻速率，在用于去除缓冲层230b的暴露部分的干式蚀刻工艺期间，可以防止催化剂层220被显著地损坏。在用于去除缓冲层230b的暴露部分的蚀刻操作期间，催化剂层220可能被部分地蚀刻掉。因此，可以适当地调整如图2所示形成的导电层220a的厚度，使得即使在用于去除缓冲层230b的暴露部分的蚀刻操作之后，仍可以确保稳定地生长碳纳米管的足够的催化剂层厚度。

根据第二实施例，通过在催化剂层220上形成缓冲层230，可以保护催化剂层220。更具体地，通过在用于形成接触孔230的蚀刻操作期间采用缓冲层230作为蚀刻停止物并且通过化学蚀刻去除缓冲层230，可以防止催化剂层220被损坏。采用这种方式，通过更加稳定地生长碳纳米管可以改善集成电路器件的特性。

现在将参考图8至16B详细描述根据本发明的第三实施例的制造集成电路器件的方法。图8是示出根据本发明的一些实施例用于制造集成电路器件的操作的流程图，以及图9A至16B包括示出图8的操作的平面图及横断面视图。在图1至16B中，相同的附图标记表示相同的元件，并且将不再重复前面已描述过的对元件的描述。

参考图8至9B，在方框S112中，在半导体衬底100上，顺序地形成用于形成下部互连层的导电层210a以及用于形成催化剂层的导电层220a。导电层210a和220a的形成可以与参考图2A和2B的上述导电层210a和220a的形成相同。

参考图8、10A和10B，在方框S114中，通过对导电层210a和220a进行构图，形成催化剂层220以及下部互连层210。对导电层210a和220a进行构图以便得到期望的下部互连布局图。参考图10A，可形成一对催化剂层220或一对下部互连层210并且其可以平行地延伸。

参考图8、11A和11B，在方框S116中，在催化剂层220及半导体衬底100上形成用于形成缓冲层的薄膜232a。薄膜232a可以适合催化剂层220及半导体衬底100的顶面。可以采用例如CVD或PVD方法形成薄膜232a。薄膜232a可以由导电材料形成，例如，诸如W、Al、TiN、Ti的金属或其组合。薄膜232a可以形成为具有约100-1000

的厚度。薄膜232a可以由具有对将在后续操作中形成的层间介电层优异的粘附性的材料形成。

参考图8、12A和12B，对薄膜232a进行构图，从而形成缓冲层232b，其覆盖催化剂层220的顶面以及催化剂层220和下部互连层210的侧面。因此，形成包括有下部互连层210和催化剂层220的结构203，并且缓冲层230b覆盖催化剂层220的顶面以及催化剂层220和下部互连层210的侧面。

对薄膜232a进行构图以便缓冲层232b的宽度可以大于催化剂层220的宽度，并且以便缓冲层232b覆盖催化剂层220。也就是说，形成缓冲层232b以覆盖催化剂层220的顶面及侧面。在结构203中，由于催化剂层220被缓冲层232b所覆盖，所以可以防止在后续的工艺中暴露催化剂层220的除了由接触孔暴露的部分之外的部分。

参考图8以及13至16B，在方框S130中，形成层间介电层310以覆盖半导体衬底100以及结构203。在方框S140中，形成穿过层间介电层310的接触孔320，以便通过接触孔320暴露缓冲层232b的顶面。在方框S150中，去除缓冲层232b的由接触孔320暴露的部分，以便暴露催化剂层220的顶面。在方框S160中，从催化剂层220的由接触孔320暴露的部分生长碳纳米管330。操作S130至S160可与第一实施例中各自对应的部分相同，并由此将不再重复其详细描述。

下面将详细地描述图8至16B示出的实施例的变化。与图1中的方框S140相似，变化可以涉及其中，穿过层间介电层310形成接触孔320以便暴露缓冲层232b的顶面的操作；与图1的方框S150相似，还可以涉及其中，去除缓冲层232b的由接触孔320暴露的部分以便可以部分地暴露催化剂层220的顶面的操作。

更具体地，在第三实施例的一些变化中，通过采用具有层间介电层310对于缓冲层232b的高的蚀刻选择性的蚀刻气体并且采用缓冲层232b作为蚀刻停止物来执行干式蚀刻工艺，可以形成接触孔320。在用于形成接触孔320的干式蚀刻工艺中所采用的蚀刻气体可以含有50％的惰性气体。

在第三实施例的一些变化中，通过采用具有缓冲层232b对于层间介电层310的高的蚀刻选择性的蚀刻气体来执行干式蚀刻工艺，可以去除缓冲层232b的由接触孔320暴露的部分。在用于去除缓冲层232b的暴露部分的干式蚀刻工艺中所采用的蚀刻气体可以含有少于10％的惰性气体或者根本不含有惰性气体，以便可以提高采用反应气体对缓冲层232b进行化学蚀刻的速率。

下面将参考图16A和16B详细描述根据本发明的另一些实施例的集成电路器件。图16A是根据本发明的一些实施例的集成电路器件的布局图，以及图16B示出了分别沿着图16A中的线A-A’和B-B’的横断面视图。

在图7A和7B以及16A和16B中，相同的附图标记表示相同的元件，并由此将不再重复其描述。图16A和16B中示出的集成电路器件与图7A和7B中示出的集成电路器件的不同在于其包括覆盖下部互连层和催化剂层的缓冲层。

参考图16A和16B，在半导体衬底100上形成其中顺序地淀积下部互连层210、催化剂层220以及缓冲层232的结构203。缓冲层232覆盖下部互连层210以及催化剂层220。更具体地，缓冲层232覆盖催化剂层220的部分顶面以及催化剂层220和下部互连层210的侧面。缓冲层232通过接触孔320暴露催化剂层220的部分顶面。因此，缓冲层232覆盖催化剂层220的除了从其上生长碳纳米管330的部分之外的部分。在图16A和16B示出的集成电路器件中，缓冲层232不仅覆盖催化剂层220的部分顶面，而且还覆盖催化剂层220的侧面，这可防止催化剂层220直接地接触层间介电层310。因此，可以有效地防止由于催化剂层220与层间介电层310之间的较差粘附性引起的层间介电层310和其下面的层分离。因此，可以降低缺陷率并且改善集成电路器件的特性。

下面将参考图17至25B详细描述根据本发明的第四实施例的制造集成电路器件的方法。图17是示出根据本发明的一些实施例的用于制造集成电路器件的操作的流程图，以及图18至25B包括示出图17的操作的平面图及横断面视图。在第一和第四实施例中，相同的附图标记表示相同的元件，并由此将不再重复其详细描述。

参考图17和图18，在半导体衬底100上形成具有凹槽313的第一层间介电层312。详细地，在半导体衬底100上淀积第一层间介电层312，并且采用例如CMP方法平坦化第一层间介电层312。此后，形成暴露第一层间介电层312的将在其上形成凹槽313的区域的光致抗蚀剂图形，并且采用该光致抗蚀剂图形执行蚀刻，从而完成具有凹槽313的第一层间介电层312的形成。第一层间介电层312可以为氧化物层。

参考图17和19，在方框S124中，形成大马士革互连层212以便可以采用大马士革互连层212填充凹槽313。详细地，采用CVD或PVD方法在第一层间介电层312上淀积导电层。导电层可以例如，由诸如Cu、W、Al、TiN、Ti的金属或其组合形成。可以继续导电层的淀积直到凹槽313被导电层完全地填充。此后，在导电层上执行诸如CMP操作的平坦化操作，以便可以去除导电层的直接位于层间介电层312上的部分。采用这种方式，可以形成大马士革互连层212。

参考图17和20，在方框S126中，在大马士革互连层212和第一层间介电层312上形成用于形成催化剂层的导电层220a和用于形成缓冲层的薄膜234a。

导电层220a和薄膜234a的形成与第一实施例中它们各自的对应部分的形成相同。

参考图17和21，在方框S218中，通过对薄膜234a和导电层220a进行构图，在大马士革互连层212上形成催化剂层220和缓冲层234b。作为方框S218的结果，形成结构204，其中在下部互连层210上形成催化剂层220和缓冲层234b。在结构204中，由于缓冲层234b形成在催化剂层220上，所以可以通过缓冲层234b保护催化剂层220。

参考图17和22，在方框S132中，在第一层间介电层312以及缓冲层234b上形成第二层间介电层314。第二层间介电层314可以为氧化物层。在形成第二层间介电层314之后，可以在第二层间介电层314上执行CMP操作，以便可以平坦化第二层间介电层314的顶面。

参考图17和23，在方框S142中，穿过第二层间介电层314形成接触孔320，以便可以暴露缓冲层234b的顶面。

参考图17以及23至25B，在方框S150中，去除缓冲层234b的由接触孔320暴露的部分，以便可以暴露催化剂层220的顶面。在方框S160中，从催化剂层220的由接触孔320暴露的部分上生长碳纳米管330，以便可以采用碳纳米管330填充接触孔320。操作S150和S160可以与第一实施例中它们各自的对应部分相同，并由此将不再重复其详细描述。

现在将详细描述这些操作的变化。第四实施例的变化，与第二实施例相似，可以涉及诸如图1的方框S140的操作，其中，穿过第二层间介电层形成接触孔320，以便可以部分地暴露缓冲层234b的顶面，以及涉及诸如图1的方框S150的操作，其中，去除缓冲层234b的由接触孔320暴露的部分以便可以部分地暴露催化剂层220的顶面。

更具体地，在一些实施例中，通过采用具有层间介电层310对于缓冲层234b的高的蚀刻选择性的蚀刻气体以及采用缓冲层234b作为蚀刻停止物来执行干式蚀刻工艺，可以形成接触孔320。在用于形成接触孔320的干式蚀刻工艺中所采用的蚀刻气体可以含有50％的惰性气体。

在第三实施例的一些变化中，通过采用具有缓冲层234b对于层间介电层310的高的蚀刻选择性的蚀刻气体执行干式蚀刻工艺，可以去除缓冲层234b的由接触孔320暴露的部分。在用于去除缓冲层234b的暴露部分的干式蚀刻工艺中所采用的蚀刻气体可以含有少于10％的惰性气体或者根本不含有惰性气体，以便可以提高采用反应气体对缓冲层234b进行化学蚀刻的速率。

下面将参考附图25A和25B详细描述根据本发明的另一些实施例的集成电路器件。图25A是根据本发明的一些实施例的集成电路器件的布局图，以及图25B示出了分别沿着图25A的线A-A’和B-B’的横断面视图。在图7A和7B以及25A和25B中，相同的附图标记表示相同的元件，并由此将不再重复其详细描述。图25A和25B示出的集成电路器件与图7A和7B示出的集成电路器件的不同在于其包括大马士革互连层，而不是下部互连层。

参考图25A和25B，在半导体衬底100上布置包括有大马士革互连层212、催化剂层220以及缓冲层234的结构204。在第一层间介电层312中形成大马士革互连层212，以及在第二层间介电层314中形成催化剂层220和缓冲层234。

在图25A和25B中示出的集成电路器件中，形成包括有大马士革互连层212、催化剂层220以及缓冲层234的结构204，通过在结构204上的接触孔部分地暴露催化剂层220，以及从催化剂层220的暴露部分生长碳纳米管330。缓冲层234覆盖催化剂层220的除了从其上生长碳纳米管330的暴露部分之外的部分。因此，可以防止催化剂层220直接接触第二层间介电层314。也就是说，可以防止由于催化剂层220与第二层间介电层314之间的较差粘附性引起的第二层间介电层314和其下面的层分离。因此，可以增强集成电路器件的可靠性。

下面将参考图26至32B详细描述根据本发明的第五实施例的制造集成电路器件的方法。图26是示出根据本发明的一些实施例用于制造集成电路器件的操作的流程图，以及图27A至33B是示出图26的操作的平面图及横断面视图。在第一和第五实施例中，相同的附图标记表示相同的元件，并由此将不再重复其详细描述。

参考图26至27B，在方框S112中，在半导体衬底100上形成用于形成下部互连层的导电层210a以及用于形成催化剂层的导电层220a。

参考图26以及28A和28B，在方框S114中，通过对导电层220a和导电层210a进行构图，形成催化剂层220和下部互连层210。详细地，为了对导电层220a和导电层210a进行构图，可以在导电层220a上形成具有期望形状的光致抗蚀剂图形，并且可以采用该光致抗蚀剂图形作为掩模执行蚀刻。

可以根据期望的下部互连布局图形成催化剂层220和下部互连层210。参考图28A和28B，一对催化剂层220或一对下部互连层210可以平行地延伸。

参考图26以及29A和29B，在方框S116中，在催化剂层220和半导体衬底100上形成缓冲层236a。详细地，在其上形成催化剂层220和下部互连层210的半导体衬底100的整个表面上形成缓冲层236a。可采用例如CVD或PVD工艺形成缓冲层236a。缓冲层236a可以为介电层，例如氮化物层。缓冲层236a可以形成为具有约300-1000的厚度。

参考图26和30，在方框S130中，在缓冲层236a上形成层间介电层310。层间介电层可以为氧化物层。可以采用CVD方法形成层间介电层310。可以采用CMP工艺平坦化层间介电层310。

参考图26和31，在方框S140中，穿过层间介电层310形成接触孔320，以便可以部分地暴露缓冲层236a的顶面。详细地，在缓冲层236上、穿过层间介电层310形成接触孔320。通过形成暴露层间介电层310的其中将形成接触孔的区域的光致抗蚀剂图形并采用该光致抗蚀剂图形作为掩模进行蚀刻，可以形成接触孔320。蚀刻可以为采用缓冲层236a作为蚀刻停止物的干式蚀刻工艺。在用于形成接触孔320的干式蚀刻工艺期间，可采用具有层间介电层310对于缓冲层236a的大的蚀刻选择性的蚀刻气体。采用这种方式，没有蚀刻缓冲层236a，并且只蚀刻了层间介电层310。例如，如果缓冲层236a是氮化物层并且层间介电层310是氧化物层，那么可以采用具有氧化物层对于氮化物层的大的蚀刻选择性的反应气体执行蚀刻工艺，以便可以只蚀刻层间介电层310。在这种情况下，缓冲层236a可以作为蚀刻停止物。

在用于形成接触孔320的干式蚀刻工艺中所采用的蚀刻气体可以含有超过50％的惰性气体。惰性气体可以为Ar。在用于形成接触孔320的干式蚀刻工艺中所采用的蚀刻气体的惰性气体含量可以大于在用于形成接触孔320的干式蚀刻工艺中所采用的蚀刻气体的反应气体含量。在这种情况下，可以增加物理蚀刻层间介电层310的速率，并由此可有助于层间介电层310的去除。

参考图26以及32A和32B，在方框S150中，去除缓冲层236a的由接触孔320暴露的部分，以便可以部分地暴露催化剂层220的顶面。可以通过例如反应离子蚀刻方法的干式蚀刻方法执行对缓冲层236a的暴露部分的去除。

在用于去除缓冲层236a的暴露部分的干式蚀刻工艺期间，可以采用具有缓冲层236a对于层间介电层310的高的蚀刻选择性的蚀刻气体。在这种情况下，没有蚀刻层间介电层310，并且只蚀刻了缓冲层236a。例如，如果缓冲层236a为氮化物层并且层间介电层310为氧化物层，那么可以采用具有氮化物层对于氧化物层的高的蚀刻选择性的反应气体执行蚀刻操作。

在用于去除缓冲层236b的暴露部分的干式蚀刻工艺中所采用的蚀刻气体可以含有少于10％的惰性气体或根本不含有惰性气体。也就是说，通过只供给少量惰性气体或者根本不供给惰性气体来限制缓冲层236b的物理蚀刻速率。在用于去除缓冲层236b的暴露部分的干式蚀刻工艺中所采用的蚀刻气体可以包括大量的反应气体，以便可以化学地蚀刻缓冲层236a。

可以较薄地形成催化剂层220。如果催化剂层220被损坏，那么可能不能稳定地执行碳纳米管的形成。通过降低缓冲层236b的物理蚀刻速率以及通过由反应气体引发的化学蚀刻来去除缓冲层236b的暴露部分，在用于去除缓冲层236b的暴露部分的干式蚀刻工艺期间，可以防止催化剂层220被显著地损坏。

在用于去除缓冲层236b的暴露部分的干式蚀刻工艺期间，催化剂层220可能被部分地蚀刻掉。因此，可以适当地调整图2A示出的导电层220a的厚度，以便即使在用于去除缓冲层236b的暴露部分的干式蚀刻工艺之后，仍可确保稳定地生长碳纳米管的足够的催化剂层厚度。

参考图26以及33A和33B，在方框S160中，从催化剂层220的由接触孔320暴露的部分生长碳纳米管330，以便可以采用碳纳米管330填充接触孔320。可执行CMP操作以便可以平坦化层间介电层310和碳纳米管330的顶面。在层间介电层310上可以形成上部互连层(未示出)以便其被连接到碳纳米管330上。

根据第五实施例，可以通过在催化剂层220上形成缓冲层236来有效地保护催化剂层220。此外，通过在用于形成接触孔320的蚀刻操作期间采用缓冲层236作为蚀刻停止物并且通过化学蚀刻去除缓冲层236，可以防止催化剂层220被损坏。因此，可以稳定地生长碳纳米管并由此增强集成电路器件的特性。

下面将参考图32A和32B详细描述根据本发明的另一些实施例的集成电路器件。图32A是根据本发明的一些实施例的集成电路器件的布局图，以及图32B示出了分别沿着图32A的线A-A’和B-B’的横断面视图。

参考图32A和32B，在半导体衬底100上形成包括下部互连层210和催化剂层220的结构205。在结构205和半导体衬底100上形成缓冲层236，并且缓冲层236暴露催化剂层220的部分顶面。

在缓冲层236上形成层间介电层310。穿过层间介电层310形成接触孔320以便可以暴露催化剂层220的顶面。采用碳纳米管330填充接触孔320。

在图32A和32B示出的集成电路器件中，形成包括有下部互连层210和催化剂层220的结构205，以及在结构205上形成缓冲层236，并且缓冲层236部分地暴露催化剂层220的顶面。缓冲层236可以保护催化剂层220。因此，可以稳定地生长碳纳米管并由此增强集成电路器件的特性。

如上所述，本发明可以至少提供如下的优点。

第一，通过在催化剂层上形成缓冲层，可以在集成电路器件的制造期间保护催化剂层。

第二，通过在用于形成接触孔的蚀刻操作期间采用缓冲层作为蚀刻停止物，可以在接触孔的形成期间防止催化剂层被损坏。

第三，通过在催化剂层上形成导电缓冲层，可以防止催化剂层和层间介电层直接地互相接触。因此，可以防止由于催化剂层和层间介电层之间的较差粘附性引起的层间介电层和其下面的层分离，并由此制造具有改进的特性的集成电路器件。

以上是对本发明的示例性描述，并且不应认为本发明限于此描述。尽管已描述了本发明的几个实施例，但是本领域的技术人员应了解，在不实质性地背离本发明的教导和优点的前提下，在实施例中可以进行很多修改。因此，所有这些修改意图被包括在如权利要求中所限定的本发明的范围之内。本发明被下述的权利要求所限定。

Claims (21)

1.一种制造集成电路器件的方法，所述方法包括：

形成叠层，该叠层包括在衬底上的互连层、在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层；

在所述缓冲层上形成层间介电层；

形成穿过所述层间介电层的孔以暴露所述缓冲层的一部分；

去除所述缓冲层的暴露的部分以暴露所述催化剂层的一部分；以及

在所述催化剂层的暴露的部分上生长碳纳米管，

其中所述缓冲层和所述互连层由相同的材料形成。

2.如权利要求1所述的方法：

其中形成穿过所述层间介电层的孔以暴露所述缓冲层的一部分的步骤包括采用所述缓冲层作为蚀刻停止物执行第一蚀刻工艺；以及

其中去除所述缓冲层的暴露的部分以暴露所述催化剂层的一部分的步骤包括执行第二蚀刻工艺。

3.如权利要求2所述的方法，其中，所述第一蚀刻工艺包括干式蚀刻工艺且所述第二蚀刻工艺包括湿式蚀刻工艺。

4.如权利要求2所述的方法，其中，所述第一和第二蚀刻工艺包括分别不同的干式蚀刻工艺。

5.如权利要求2所述的方法，其中，所述第一蚀刻工艺包括采用含有超过50％的惰性气体的蚀刻气体的干式蚀刻。

6.如权利要求5所述的方法，其中，所述第二蚀刻工艺包括采用含有少于10％的惰性气体的蚀刻气体的干式蚀刻。

7.如权利要求1所述的方法，其中，形成包括在衬底上的互连层、在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层的叠层的步骤包括：

在所述衬底上淀积导电材料层；

在所述导电层上淀积催化剂材料层；

在所述催化剂材料层上淀积缓冲材料层；以及

对所述缓冲材料层、所述催化剂材料层以及所述导电材料层进行构图以形成所述叠层。

8.如权利要求1所述的方法，其中，形成包括在衬底上的互连层、在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层的叠层的步骤包括：

在所述衬底上淀积导电材料层；

在所述导电层上淀积催化剂材料层；

对所述导电材料层和催化剂材料层进行构图以在导电图形上形成催化剂图形；

淀积适合所述催化剂图形的顶面以及所述催化剂图形和所述导电图形的侧壁的缓冲材料层。

9.如权利要求8所述的方法，其进一步包括：对所述缓冲材料层进行构图以暴露邻近所述催化剂图形和所述导电图形的侧壁的衬底的一部分。

10.如权利要求1所述的方法，其中，形成包括在衬底上的互连层、在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层的叠层的步骤包括：

在所述衬底上的介电层中形成大马士革导电层；

在所述导电层上淀积催化剂材料层；

在所述催化剂材料层上淀积缓冲材料层；以及

对所述缓冲材料层和催化剂材料层进行构图以在所述大马士革导电层上留下催化剂层和缓冲层。

11.如权利要求1所述的方法，其中，所述催化剂层包括Ni、Fe、Co、Au、Pb、NiFe、CoFe、NiCoFe或者其组合。

12.如权利要求1所述的方法，其中，所述互连层包括W、Al、TiN、Ti、Cu、Ta或者其组合。

13.一种制造集成电路器件的方法，所述方法包括：

在衬底上形成第一层间介电层；

在所述第一层间介电层中形成凹槽；

在所述凹槽中形成导电层；

在所述凹槽中的所述导电层上形成催化剂层和缓冲层；

在所述第一层间介电层和所述缓冲层上形成第二层间介电层；

形成穿过所述第二层间介电层的孔以暴露所述缓冲层的一部分；

去除在所述接触孔中的暴露的缓冲层的暴露的部分以暴露所述催化剂层的下面的部分；以及

在催化剂层的暴露的部分上生长碳纳米管，

其中所述缓冲层和所述互连层由相同的材料形成。

14.如权利要求13所述的方法：

其中，该形成穿过所述第二层间介电层的孔以暴露所述缓冲层的一部分的步骤包括采用所述缓冲层作为蚀刻停止物执行第一蚀刻工艺；以及

其中去除在所述接触孔中的暴露的缓冲层的暴露的部分以暴露所述催化剂层的下面的部分的步骤包括执行第二蚀刻工艺。

15.一种集成电路器件，其包括：

衬底；

叠层，其包括在所述衬底上的互连层，在所述互连层上的催化剂层以及在所述催化剂层上的缓冲层；

在所述缓冲层上的层间介电层；以及

碳纳米管触点，其延伸穿过所述层间介电层和所述缓冲层以接触所述催化剂层，

其中所述缓冲层和所述互连层由相同的材料形成。

16.如权利要求15所述的集成电路器件，其中，所述缓冲层适合所述催化剂层和所述互连层的侧壁。

17.如权利要求15所述的集成电路器件，其中，所述缓冲层包括氮化物层。

18.如权利要求15所述的集成电路器件，其中，所述缓冲层包括导电材料。

19.如权利要求18所述的集成电路器件，其中，所述缓冲层包括W、Al、TiN、Ti或者其组合。

20.如权利要求15所述的集成电路器件，其中，所述催化剂层包括Ni、Fe、Co、Au、Pb、NiFe、CoFe、NiCoFe或者其组合。

21.如权利要求15所述的集成电路器件，其中，所述互连层包括W、Al、TiN、Ti或者其组合。

Images