CN101179026A - 一种降低hvldnmos截止电流的方法 - Google Patents

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郭兵
崔崟
金起凖
程超
梅奎
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Abstract

一种有效降低HVLDNMOS截止电流的方法利用高压P阱注入的掩膜进行注入，使栅极下方有源区的边缘区都进行了P型离子注入。截断了因栅氧化层边缘厚度减少而产生的寄生晶体管，从而降低了LDNMOS器件的截止电流。

Description

一种降低HVLDNMOS截止电流的方法
技术领域
本发明涉及集成电路(Integrated Circuit，IC)制造过程，特别涉及LDNMOS(横向扩散N型金属氧化物半导体晶体管)的制造过程.
背景技术
HV LDNMOS(High voltage Laterally Diffused N type Metal Oxidesemiconductor，高压横向扩散N型金属氧化物半导体晶体管)便被广泛使用在TFT-LCD(Thin Film Transistor-liquid crystal Display，薄膜晶体管液晶显示屏)的驱动芯片中。而目前HV LDMOS器件仍然有截至电流和双峰特性方面的问题。而作为手机显示屏的驱动电路中的芯片，低功耗是基本的要求并且是一个主要的评价指标。所以，有低漏电流性能的器件在低功耗产品中有非常大的需求。
但由于HVLDNMOS制造过程，靠近STI(Shallow Trench Isolation，浅沟隔离)边缘处的栅氧化层总会比栅氧化层的中间部位薄很多，参见图1。这样所制成的HVLDNMOS管的与STI部位交接的转角处的栅氧化层较薄，该部位的开启电压降低。因而在靠近STI的HVLDNMOS晶体管的边缘部位沿着沟道的长度方向又形成了寄生晶体管，与中间部分晶体管平行。
所以目前的工艺制造的实际芯片制造中，所制得的晶体管是由2个寄生晶体管和主体晶体管并联而成。参见图2。
在这种情况下，所制得的整体的晶体管的电流实际上是3个晶体管电流之和，即I＝Ich+Iedge1+Iedge2，其中，I是整体晶体管的漏极电流，Ich是主体晶体管的电流，Iedge1和Iedge2分别是2个靠近STI的边缘区寄生晶体管的漏极电流。
由于，寄生晶体管的栅氧化层的厚度比主晶体管的栅氧化层的厚度小很多，这样薄栅氧化层的寄生MOS晶体管的开启电压要比主晶体管小，所以，在主晶体管截至状态时，还会有寄生晶体管的Iedge1和Iedge2，而它们比主晶体管的漏电流Ich大很多。因而即使栅极电压Vg＝0V时，尽管Ich的值下降到很小，但由于寄生晶体管的存在，使得整体晶体管的截至状态漏电流I仍然有一定量的值。
而这种目前工艺生产的LDNMOS晶体管存在的截止电流方面的问题直接影响了器件的低漏电性能，使功耗过大。
发明内容
针对上述问题，发明人意识到如果能够有效地抑制寄生晶体管对整个HVLDNMOS晶体管的影响，将极大改善晶体管的双峰特性和降低截止状态的漏电流，从而极大的改善器件的工作性能。
而抑制寄生晶体管有两种方法。第一种方法是加厚与浅沟隔离区域交界处的栅氧化层的厚度，第二种方法是截断因与浅沟隔离区域交界的栅氧化层减薄来产生的寄生晶体管。
由于第一种方案的工艺复杂，本发明采用了第二种方案：在原有的HVLDNMOS的制作流程中，浅沟隔离刻蚀工艺之后，利用高压P阱注入的掩膜进行一次额外的P型离子的注入。
注入分四次进行，分别从与竖直方向偏前25°～45°、与竖直方向偏后25°～45°、与竖直方向偏左25°～45°以及与竖直方向偏右25°～45°四个方向进行注入。
这样，由于源区、漏区以及栅极区域有源区的表面都有Si3N4保护层，因而源区、漏区和栅极区域有源区的表面不会被注入，又因为注入是分别从四个方向进行注入，因而B离子会被注入在有源区的边缘角落，从而切断因与浅沟隔离区交界处的晶体管栅氧化层减薄而产生的寄生晶体管。
而中间的主晶体管由于源区、漏区和栅极区域的内部没有收到该次注入，其正常工作时，由于电流是通过栅下的沟道再过漂移区到源漏区域，因而没有受到本次注入的影响。
而在靠近STI的栅极位置即原来形成寄生晶体管的位置，注入后形成的区域覆盖了寄生晶体管有源区的边缘，切断寄生晶体管沟道。从而使寄生晶体管得到有效抑制。
这样，横向的寄生晶体管的沟道就被所注入的与源漏反型的杂质所抑制，使得寄生晶体管对整个晶体管的影响大大降低，从而，本实施例中晶体管截止状态时的漏电流有了很大减小。
而且，本发明采用的掩膜版是已有的，只是增加了一次额外的光刻和注入的过程，工艺过程简单，成本增加少，便于同现有技术结合。
附图说明
图1是栅极氧化层的剖面图。
图2是现有技术生产HVLDNMOS晶体管俯视图和电路模型。
图3是现有的HVLDNMOS俯视图和剖视图。
图4是现有技术生产的HVLDNMOS晶体管的Id-Vg特性曲线与实施例1的得到的的HVLDNMOS晶体管的Id-Vg的对比图。
具体实施方式
在现有的高压LDMOS器件制作流程中，在浅沟隔离刻蚀工艺后增加一次注入。
利用高压P阱注入的掩膜对整个高压P阱区域进行注入B离子的注入。注入分四次进行，分别从与竖直方向偏前30°、与竖直方向偏后30°、与竖直方向偏左30°以及与竖直方向偏右30°四个方向进行注入。其注入条件如下：B离子10～30KEV倾斜(25～45°)注入其他工艺步骤与现有工艺过程相同，不再累述。
本实施制得的HVMOS晶体管在靠近STI的栅极位置即原来形成寄生晶体管的位置，注入后形成的区域覆盖了寄生晶体管有源区的边缘，切断寄生晶体管沟道。从而使寄生晶体管得到有效抑制。
对使用实施例后生产的LDNMOS晶体管进行检测，其Id-Vg特性曲线如图4所示。可以发现截至电流、漏电流小了很多。
器件的关断电流从nA量级降低至pA量级。
因而，本实施例中晶体管截止状态时的漏电流有了很大减小，寄生晶体管被有效遏制。
因而，本实施例实现了发明人减小LDNMOS晶体管的截止电流并避免LDNMOS晶体管双峰特性的目的。
当然，本发明还可以有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变，但这些相应的改变都应属于本发明权利要求的保护范围。

Claims (11)

1.一种有效降低HVLDNMOS截止电流的方法，含有离子注入工艺，其特征在于利用高压P阱注入的掩膜进行注入，使栅极下方有源区的边缘都进行了P型离子注入。
2.如权利要求1所述的方法，其特征在于权利要求1所述的离子注入的方向与竖直方向成25°～45°。
3.如权利要求2所述的方法，其特征在于离子注入有四次，分别是从与竖直方向偏前25°～45°、与竖直方向偏后25°～45°、与竖直方向偏左25°～45°以及与竖直方向偏右25°～45°四个方向进行注入
4.如权利要求3所述的方法，其特征在于注入使用的是B离子。
5.如权利要求4所述的方法，其特征在于该方法使用在高压LDMOS器件制作流程中。
6.如权利要求5所述的方法，其特征在于离子注入的条件是B离子10～30KEV倾斜注入。
7.如权利要求5所述的方法，其特征在于离子注入与竖直方向的夹角是25～45°。
8.如权利要求1～6中的任意一项方法制作的器件，其特征在于栅极区域、源区和漏区的边缘都被注入了P型离子的注入。
9.如权利要求7所述的晶体管，其特征在于该P型离子为B离子。
10.如权利要求8所述的晶体管，其特征在于该晶体管是高压LDMOS器件。
11.如权利要求9所述的晶体管，其特征在于该晶体管边缘的B离子浓度是E17/cm3量级。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101930946A (zh) * 2009-06-19 2010-12-29 新加坡格罗方德半导体制造私人有限公司 具有高电压晶体管的集成电路系统及其制造方法
CN103678740A (zh) * 2012-09-14 2014-03-26 上海华虹宏力半导体制造有限公司 带寄生场效应的ldmos模型及仿真方法和建模方法
CN104157571B (zh) * 2013-05-15 2017-03-01 中芯国际集成电路制造(上海)有限公司 Ldnmos管的制备方法

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