CN101174917A - 采用改进llr更新方法来节省存储器的ldpc接收机 - Google Patents

Abstract

本发明涉及采用改进LLR更新方法来节省存储器的LDPC接收机，属于通信技术领域。本发明对最小和算法提出了一种节省存储空间的实现，与传铜的硬件实现相比，改进的部分包括：将传统的行、列更新处理过程结合为一个单一的处理过程，将传统的CNU和VNU单元合并成一个单一的CVNU单元，创新的Min－Sum方法节省了对存储空间的需求量，不仅将解码时间减少至一半，而且减少逻辑单元和连线。此外，并没有使用大量的存储器来存储整个LLR中间值，仅存储一些与LLR中间值相关的参数。因此，与传统LDPC解码器相比，本发明将存储空间的需求量大大降低。

Description

采用改进LLR更新方法来节省存储器的LDPC接收机

相关申请

本申请主张的发明公开于2006年7月25日，临时申请号为60/820,319，名称为“基于LDPC编码的TDS-OFDM通信系统发射机”，和临时申请号为60/820,313，名称为“基于LDPC编码的TDS-OFDM通信系统中的多速率LDPC码”。要求美国临时专利申请中35USC§119(e)的权利并入上述申请以作参考。

技术领域

本发明属于通信技术领域，更特别地，本发明涉及采用改进对数似然比(LLR，Log-Likelihood-Ratio)更新方法来节省存储器的低密度奇偶校验(LDPC，Low-density Parity Check)接收机。

背景技术

正交频分复用(OFDM，Orthogonal Frequency-DivisionMultiplexing)是已公开的技术。授予Chang等人的、美国专利号为3,488,445的专利描述了一个正交频分复用的设备和方法，它在大量相互正交的载波上实现大量数据信号的频分复用，因此，子载波之间存在重叠，但频带受限，产生的频谱不存在信道间干扰(ICI，Interchannel Interference)和符号间干扰(ISI，IntersymbolInterference)。每个信道的窄带滤波器幅频特性和相频特性由它们各自的对称性所规定。为每个信号提供相同的抵抗信道噪声的保护能力，仿佛每个信道中的信号通过不相关的媒介传输，并且通过降低数据率去除符号间干扰。随着信道数目的增加，总的数据率接近最大理论值。

OFDM收发信机是已公开的技术。授予Fattouche等人的、美国专利号为5,282,222的专利描述了一种允许多个无线收发信机相互交换信息(数据、语音或视频)方法。在第一个收发信机中，信息的第一个帧复用到一个宽频带上，传送给第二个收发信机。第二个收发信机接收和处理信息。信息采用相移键控的差分编码。另外，经过预先选择的时间间隔后，第一个收发信机可以再次传送信息。在预先选择的时间间隔期间，第二个收发信机可以用时分双工方式和另外的收发信机交换信息。第二个收发信机的信号处理包括评估发送信号的相位差和对发送信号进行预失真处理。收发信机包括一个用于信息编码的编码器、用于把信息复用到宽带语音信道上的宽带频分复用器，和用于复用信息上变换的本地振荡器。设备包括一个处理器，它对复用信息进行傅立叶变换，把信息变换到时间域进行传输。

在OFDM中采用伪噪声(PN)作为保护间隔(GI，GuardInterval)是已公开的技术。授予杨林等人的、美国专利号为7,072,289的专利描述了在信号传输信道中存在时延的情况下，一种估计传输信号帧开始和/或结束定时的方法。每个信号帧都有一个伪随机(PN)m序列，其中PN序列满足选择的正交性和非相关(closures relation)。接收到的信号和PN序列进行卷积，并从接收信号中减去PN序列，从而确定接收信号中PN序列的开始和/或结束。PN序列用于定时恢复、载波恢复、信道传输特性估计、接收信号帧同步，以及代替OFDM的保护间隔。

在信息传输过程中，特别是在接收机中，符号集的LLR需要确定。传统的最小和(Min-Sum)方法适合于计算机实现，例如硬件实现，为了计算数据，通常需要独立的列数位单元(CNU，ColumnNumber Unit)单元和体积数位单元(VNU，Volume Number Unit)单元，还需要单独的行更新处理和列更新处理，此外，与奇偶校验H矩阵每个非零元素相对应的LLR中间值需要储存，因此，需要使用大量的存储器。

前向纠错(FEC，Forward Error Correction)是一项众所周知的技术，接收端利用此技术进行前向纠错。低密度奇偶校验(LDPC，Low-Density Parity-Check)码是FEC码的一类。传统的用于LDPC解码的双相位信息传送(TPMP，Two-Phase Message Passing)时序，每个和每次迭代都需要独立的列更新处理和随后的行更新处理。分层的Turbo时序是另一种众所周知的方法，将行更新处理与列更新处理交错进行，提高了解码算法的收敛速度，因此，减少了解码时间。传统的LDPC解码器通常需要存储奇偶校验矩阵中的每个非零元素的LLR中间值信息，需要占用大量的存储器。应当注意，时序是指运行在解码器中的操作顺序。有几种算法用于LDPC码解码，如和积算法(SPA，Sum-Product Algorithm)和最小和算法(MS，Min-Sum Algorithm)等。在这之前，实现的LDPC解码算法是用分层的时序执行SPA算法，它提高了收敛速度，减少解码时间。与SPA算法相比，Min-Sum算法实现时也没有减少存储空间。由此可知，需要减少存储器。因此，为了LLR计算，需要一种改进的方法来减少存储器的需求量。

发明内容

本发明提供了一种基于传统最小和(Min-Sum)方法改进的方法，减少对存储器的需求量，适合计算机实现，包括硬件实现，它将传统的行更新处理与列更新处理结合成为单一的处理过程。

本发明提供了一种将减小存储器的需求量与快速解码结合在一起、非独立的最小和(Min-Sum)解码结构。

本发明提供了一种基于传统最小和(Min-Sum)算法改进的方法，减少存储器的需求量，将解码时间减小至一半，充分地减少逻辑单元和逻辑单元之间的连线。由于不需存储与奇偶校验H矩阵每个非零元素相对应的全部的LLR中间值，只使用一定数量的存储器，来存储部分与LLR中间值相关的参数，因此，与传统的LDPC解码器相比，本发明存储空间需求量大大降低。

附图说明

附图中的参考数字指相同或功能相似的基本单元，附图和下面的详细描述一起构成了一个整体，成为说明书的要素，并用于进一步图示各种具体实施例和解释本发明的各种原理与优点。

图1是符合本发明具体实施例的接收机示意图；

图2是本发明的控制器示意图；

图3是本发明的框图；

图4是本发明的流程图；

图5是与本发明相关的奇偶矩阵示意图。

专业人士需要的是将图中的基本单元简单明了地表示出来，是否按比例描绘并不是必要的。例如，为了更好地帮助理解本发明的具体实施例，图中某些基本单元的尺寸大小相对于其它单元可能被夸大。

具体实施方式

在详细描述本发明实施例之前，应当注意，本实施例存在于方法步骤和装置部件的组合之中，它涉及到提供了一种基于传统的最小和(Min-Sum)算法的改进方法，它减少了存储器的需求量、将解码所需时间减小了约一半、减少了逻辑单元和连线。在本发明中，没有使用大量的存储器来存储与奇偶校验H矩阵每个非零元素相对应的全部LLR中间值，仅存储一部分与LLR中间值相关的参数。相应地，图例中使用常规的符号来描述这些设备和方法步骤，仅详细说明了与本发明具体实施例相关的关键细节，帮助大家清晰地、充分地理解本方案，以免对这些细节产生误解，使本领域的普通技术人员容易明白，并从中收益。

在本说明书中，相关的术语，例如第一和第二、顶部和底部，以及相似的术语，可能会单独使用，以区别不同的实体或处理，并不表示必须需要或暗示这些实体或处理之间的关系或顺序。术语“包括”、“由…..组成”，或是任何与之相关的其他变形，意指包含非排它的结果。所以，由一系列基本单元组成的处理、方法、文章或装置不仅仅包含那些已经指明了的基本单元，也可能包含其它的基本单元，虽然这些单元没有明确列在或属于上述的处理、方法、文章或装置。被“包括”所引述的基本单元，在没有更多限制的情况下，不排除在由基本单元构成的处理、方法、文字或装置中存在另外相同的基本单元。

本发明的实施例由以下几部分组成：一个或多个普通的处理器、控制一个或多个处理器运行的独特的存储程序指令、和一些不包含处理器的电路，它们配合实现某些、大部分或全部的基于传统Min-Sum算法改进的方法，减少存储器的需求量，将解码时间减少一半，减少逻辑单元和连线。在实施例中，包含有限状态机的处理器是首选方案，它没有使用大量的存储器存储整个与H矩阵非零值相对应的LLR中间值，仅存储一部分与LLR中间值相关的参数。不含处理器的电路包括：无线接收机、无线发射机、信号驱动电路、时钟电路、电源电路和用户输入设备，但并不仅限于此。同样的，这些功能可以解释为为减小存储空间而改进Min-Sum方法的几个步骤，改进的Min-Sum方法将解码时间减少一半，并且减少逻辑单元和连线。将本发明应用于LDPC解码器专用集成电路(ASIC，Application Specific Integrated Circuit)中运行，不仅芯片的尺寸明显减小了，而且将处理时间减少了约一半，因此，功耗大大降低。或者，这些功能可以通过不存储程序指令的状态机实现，或者用于专用集成电路(ASICs)，在专用集成电路中，每个功能或者特定功能的结合实现特定逻辑。当然，也可以使用两种方法的结合体。因此，这里描述了实现这些功能的方法和手段。更进一步，期望普通的技术人员经过努力和许多设计选择后，例如有效的开发时间、当前的技术和经济方面的考虑，在这里所揭示的概念和原理指导下，能够容易通过最少的实验得到所述的软件指令、程序和IC。

本发明包含一个分层最小和(Min-Sum)LDPC解码器结构，减少存储器需求量。在解码器中，我们可以观察到，当行更新后，每行LLR中间值的幅度仅需两个不同的值表示，而列更新后，所有这些值都不相同，本发明并没有存储每行LLR中间值的所有不同幅度，仅存储每行较少的参数集。因此，与传统的LDPC解码器相比，本发明的存储空间的需求量大大降低。

参照图1，基于时域同步-正交频分复用(TDS-OFDM，TimeDomain Synchronous Orthogonal Frequency Division Multiplexing)通信系统实现LDPC解码的接收机10，换句话说，图1是一个结构框图，举例说明了基于TDS-OFDM接收机10的LDPC码的功能结构。在这里，解调模块遵循TDS-OFDM调制原则，纠错机制基于LDPC。接收机10的主要目标是从噪声扰乱系统中确定发射信息，它是由发射机发送的一组有限波形，使用信号处理技术，恢复发射机发送的一组有限离散信号。

框图1举例说明接收机10的信号和关键处理步骤。假设接收机10的输入信号12为下变频数字信号，输出信号14为MPEG-2传送流。具体地讲，射频(RF，Radio Frequency)输入信号16通过RF调谐器18接收，输入的RF信号被转换成低中频(low-IF)或零中频(zero-IF)信号12，低中频或零中频信号12以模拟信号或数字信号(通过一个可选的模数转换器20)的形式传输给接收机10。

在接收机10中，中频信号被转换成基带信号22，接下来，TDS-OFDM解调模块按照基于TDS-OFDM调制方案的低密度奇偶校验(LDPC)码的参数开始运行，信道估计24和相关模块26的输出发送到时域解交织28，接着进入前向纠错模块。接收机10的输出信号14为并行或者串行的MPEG-2传送流，它包括有效的数据、同步信号和时钟信号。接收机10的配置参数可以被检测，或者自动编程，或者人工设置。接收机10的主要配置参数包括：(1)子载波调制模式：四相移键控(QPSK，Quad Phase Shift Keying)、16正交幅度调制(QAM，Quadrature Amplitude Modulation)和64QAM；(2)FEC码率：0.4，0.6和0.8；(3)保护间隔：420或945个符号；(4)时域解交织模式：0，240或720；(5)控制帧检测；(6)信道带宽：6，7或8MHz。

自动增益控制模块30(AGC，Automatic Gain Control)将输入的数字化的信号强度与参考值作比较，其差值经过滤波，滤波后的值32用于控制调谐器18的放大增益。高频头输出的模拟信号12经过模数转换器20采样后，信号的中心频点在低中频，例如，用30.4MHz时钟采样36MHz的IF信号，采样后信号的中心频率为5.6MHz。中频转基带模块22将低IF信号转换成基带复数信号，模数转换器20使用固定的采样率，在模块22中，使用内插器将固定的采样率转换成OFDM采样率。定时恢复模块33计算定时误差，并且将误差滤波后驱动数控振荡器(图中未示出)，控制应用于采样率转换器的内插器中的采样定时校正。

输入信号12可能发生频偏，自动频率控制模块34计算频率偏移量，并将此中频信号调节到基带参考中频上。为了改善捕捉范围和跟踪性能，频率控制在两个阶段完成：粗调和细调。由于发射信号经过平方根升余弦滤波器滤波，所以接收到的信号也应用相同的处理。我们知道，TDS-OFDM系统中的信号在离散傅立叶逆变换(IDFT，Inverse Discrete Fourier Transform)符号前包含一个PN序列，通过本地产生的PN序列与接收信号做相关，可以得到相关点(从而可以确定帧的起始位)和其他同步信息，例如频偏和定时误差。信道时域响应基于前面获得的信号相关性，从时域响应的快速傅立叶变换(FFT，Fast Fourier Transform)获得频域响应。

在TDS-OFDM中，PN序列取代传统的循环前缀，所以必须移去PN序列，并且恢复信道扩展后的OFDM符号。模块36恢复常规的OFDM符号，它使用一个抽头均衡。快速傅立叶变换(FFT)模块38执行FFT，比如3780点的快速傅立叶变换。信道均衡40基于信道频率响应实现对FFT38变换数据的均衡。将去旋转数据和信道状态信息发送给前向纠错(FEC，Forward Error Correction)，以进一步处理。

在TDS-OFDM接收机10中，时域解交织28用于提高抵抗脉冲噪声的能力，时域解交织28是一个卷积解交织器，它需要一个空间为B*(B-1)*M/2的存储器，其中B为交织宽度，M为交织深度。对于本实施例的TDS-OFDM接收机10，包含两种时域解交织模式：模式1，B＝52，M＝240；模式2：B＝52，M＝720。

LDPC解码器42是一种软判决迭代解码器，例如，发射机提供的准循环低密度奇偶校验码(QC-LDPC，Quasi-Cyclic Low DensityParity Check)(图中未示出)，通过共享同一个硬件，QC-LDPC码的LDPC解码器42设置成三种不同的码率(即码率0.4、码率0.6和码率0.8)进行解码。当迭代过程达到最大指定迭代数量时，迭代过程停止，称为全迭代；在错误检测和纠正过程中，当没有检测到错误时，迭代过程结束，称为部分迭代。

TDS-OFDM调制/解调系统是基于多种调制模式(QPSK、16QAM、64QAM)和多种码率(0.4、0.6和0.8)的多速率系统，其中QPSK代表四相移键控，QAM代表正交幅度调制。博斯-乔赫里-霍克文黑姆码(BCH，Bose，Chaudhuri & Hocquenghem Typeof Code)解码器的输出是一比特接着一比特的，根据不同调制方式和码率，码率转换模块将BCH解码器输出的比特组合成字节，并且调整输出时钟字节的速率，使在整个解调/调制过程中，接收机10的MPEG-2输出数据包均匀分布。

BCH解码器46被设计用来解BCH(762，752)码，它是BCH(1023，1013)码的缩短二进制BCH码，生成多项式为x¹⁰+x³+1。

由于发射机中的数据在BCH编码之前，使用伪随机(PN)序列进行了随机化处理(图中未示出)，所以由BCH解码器46纠错的数据必须经过反随机化处理。PN序列生成多项式为1+x¹⁴+x¹⁵，其初始条件为100101010000000。对于每个信号帧，解扰器48都将复位到初始条件，否则，解扰器48将自由运转，直到再次复位。最低8比特与输入的字节码流进行异或运算。

数据流经解调器每个模块的过程描述如下。

数字地面高频头18处理接收到的RF信号16，高频头选择解调所需的带宽，接着将信号16下变频为基带信号或低-中频信号，然后通过经模数转换器20将下变频产生的信号12转换成数字信号。

基带信号经过采样率转换器50的处理后转换为符号。保护间隔中的PN信息与本地产生的PN序列作相关运算，得到时域冲击响应。时域冲击响应的FFT变换提供了信道响应的估计。相关器26还用于时钟恢复33、频率估计和接收信号的校正。提取接收数据中的OFDM符号，并通过3780点的FFT变换38，得到了频域里的符号信息。使用前面所得到的信道估计信息，对OFDM符号进行均衡处理，然后送到FEC解码器。

在FEC解码器中，时域解交织模块28对传输符号序列进行反卷积交织，并将这3780个模块传送给内码LDPC解码器42。LDPC解码器42和BCH解码器46以串联方式接收精确的3780个符号，去掉36个传输参数信令(TPS，Transmission Parameter Signaling)符号，处理剩余的3744个符号，恢复发射的传输流信息。码率转换器44调整输出数据的码率，解扰器48重建传输流信息，连接到接收机10的外部存储器52为这部分预先设定的功能或需求提供了存储空间。

参照图2，描述了一个典型的LLR处理装置。有限状态机(FSM，Finite State Machine)80由三部分组成：FSM核82、内部寄存器阵列84和数据管道核85，FSM80还可以连接一个内部/外部存储器86。FSM用于与数据传输相关的纠错，包括无线传输。接收机接收到的无线传输的编码信息，通常需要经过一个判决过程，确定接收信号比特的概率或置信度。在本文中，这个概率或置信度是模块88完成的LLR处理，模块88的输出是比特概率，送给FSM80的LDPC解码处理，最后输出解码信息89。

更具体地来说，FSM核82可以由以下部件构建：可编程逻辑器件、可编程逻辑控制器、逻辑门和双稳态触发器或继电器，用于确定时序和控制全部解码数据流。数据通道核85主要由加法器、加法器和比较器等算数器件组成，重复处理与数据传输(包括无线传输)有关的纠错运算。内部/外部存储器86用于存储与解码过程有关的中间参数。同时，硬件实现需要寄存器，比如内部寄存器阵列84，来存储状态变量；一个组合逻辑块确定状态转换，而另一个组合逻辑块确定FSM的输出信息。由此可见，为了操作大量的中间参数和状态变量，需要大量的存储空间。此外，FSM的处理或操作需要花费时间，运算量越大，花费时间也越多。在本发明中，耗时多和占用存储空间大是不符合要求的结果。

参照图3，描述了改进型Min-Sum方法节省存储空间的功能框图90。Min-Sum是众所周知的算法，本发明不仅改进了Min-Sum算法，而且是Min-Sum算法的实现，减小了存储器或寄存器的需求量。对应于单独行的比特LLR存储在存储器92中。应该注意，本发明在实际应用中，并不需存储与H矩阵所有行非零元素相对应的值，仅需存储与一些参数相关的信息。对于每个周期，行中一个单元包含的一个信息集合从存储器92输出，送到移位寄存器94的二进制数位单元(BNU，Binary Number Unit)至列数位单元(CNU，Column Number Unit)循环移位处理，存储在检验值存储器(MIN、次小值(SUB-MIN)、最小值的位置(MIN LOC，Minimum Location)存储器96和符号存储器114)中的一组MIN或SUB-MIN逻辑值，经逻辑选择器98筛选，然后减去移位器94输出的移位信息，差值100(L_b)输入到更新检测，通过检测更新逻辑102(列及体积数位单元(CVNU，Column Volume Number Unit))比较这个值与当前行中现有的值的大小。该逻辑值包括MIN、SUB-MIN和MINLOC。当前行中，每个差值100(L_b)的符号通过符号异或门103异或在一起。更新检测和符号异或将持续执行，直到行结束。这时候，在模块104和模块106中可以分别得到新的中间值和最终值、及目前行最小值的位置；在模块105中可以得到整个符号异或值。新的MIN和SUB-MIN值依次输入最小和(Min-Sum)修正逻辑110，其输出信号118写回MIN，SUB-MIN，MIN LOC存储器96中，同时输入到逻辑选择111，注意如果值为MIN，则选择SUB-MIN，否则选择MIN。修正逻辑110的详细描述在美国专利号为11/550,394的专利中公开，此专利由Haiyun Yang申请。因此上述申请在此合并为一体，作为参考。

模块105输出的符号异或值与检测更新单元先入先出(FIFO，First-In First-Out)116输出的符号进行异或，逻辑异或107的异或结果112反馈给符号存储器114。在加法器/减法器108中，选择逻辑111的输出值与检测更新单元FIFO116的输出值相加；逻辑异或107的输出值112也作为加法器/减法器108输入信号，选择使用加法运算还是减法运算。加法器/减法器108的计算结果依次输入CNU-BNU循环移位器120，恢复存储器92的原始顺序。

图4为本发明的示例流程图130。流程图130从一个迭代开始：n＝0，行i＝0，非零元素j＝0，这里j表示列(步骤131)。从i＝0，j＝0开始，从LLR存储器读取一组与奇偶校验矩阵H矩阵的第i行、第j列非零元素相对应的值(步骤132)。执行一次循环移位，将信息移位到一个要求的状态，比如第一列为1(步骤134)。用前述迭代Lc中的最小值(MIN)或最小和(Min-Sum)减去这个移位值，将差值Lb储存在FIFO116中(步骤136)。读出最小值(MIN)或次小值(SUB-MIN)，并且异或本行中的符号(步骤138)。在这里，就输入元素是否为本行的最后一个元素做出判决(步骤140)。

如果输入元素不是本行中最后一个元素，计数器j加1，并且处理过程返回步骤132；相反，如果输入元素是本行的最后一个元素，步骤138中的符号总和与步骤136中Lb的符号相异或，异或结果存储到符号存储器145中(步骤148)。同时，经过步骤142修正后，SUB、SUB-MIN和MIN-LOC值被存储在检测值存储器中(步骤146)；并且将这些值加上/减去步骤136中Lb的值，循环移位，恢复初始状态(步骤147)，然后将移位结果存储在LLR存储器中(步骤150)。此刻，执行第二次判断，判断当前的行操作是否为最后一行(步骤143)：如果判断结果为否，计数器j置零，计数器i加1，处理过程返回步骤132；如果判断结果为是，执行第三次判断，确定目前迭代是否为最后一个迭代(步骤144)：如果判断结果为否，计数器j和i全置零，计数器n加1，处理过程返回步骤132；如果判断结果为是，LLR存储器中数值的符号作为解码值输出(步骤152)。

参照图5，描述了一个奇偶校验矩阵H实例。本矩阵由n行m列组成，其中n，m为正整数，m＞n。此外，可以认为结式奇偶校验矩阵H由方矩阵H_sq和余数矩阵H_r组成，即结式奇偶校验矩阵H＝[H_sq H_r]。对于方矩阵H_r和余数矩阵H_r来说，余数矩阵H_r比方矩阵H_sq阶数更高。在方矩阵中，对角线上全部为零矩阵，在第一个子对角线上为一系列相同的循环置换子矩阵。类似的，在第二个子对角线上是一系列相同的循环置换子矩阵，除了第一个的不同位置与第一个子对角线上的不同外。在第三个子对角线线上是一系列相同的循环置换子矩阵，除了第一个的不同位置与第一、二个子对角线上的不同外。换句话说，特定码字的掩模矩阵Z在三个连续子对角线上有“1”，类似于H的子对角线，即a_ij、b_ij和c_ij。构造奇偶校验矩阵的细节公开于美国专利号为11/550,567、授予陈蕾的专利。因此，上述的申请在此合并为一体作为参考。

本发明提出了在解码器中使用的改进的对数似然比(LLR)更新方法，本方法由以下步骤组成：提供一个奇偶校验矩阵；在奇偶校验矩阵的行中，用有限的参数代替奇偶校验矩阵整个非零元素的数据；因此节省存储空间和处理时间。

本发明提出了包含解码器的接收机，此解码器使用一种改进的LLR更新方法，所述的方法由以下步骤组成：提供一个奇偶校验矩阵；在奇偶校验矩阵的行中，用有限的参数代替奇偶校验矩阵整个非零元素的数据；因此节省存储空间和处理时间。

与传统的硬件实现相比，本发明对最小和算法提出了一种节省存储空间的实现。改进的部分包括：创新的Min_Sum方法节省了对存储空间的需求量，适合计算机实现和硬件实现，它将传统的行更新处理过程与列更新处理过程结合在一起，形成一个单一的处理过程，并将传统的CNU和VNU单元合并成一个单一的CVNU单元。此改进不仅将解码时间减少至一半，而且减少逻辑单元和连线。此外，并没有使用大量的存储器来存储整个LLR中间值，仅存储一组与LLR中间值相关的参数，这组参数包括：1)LLR符号；2)LLR最小值；3)LLR次最小值；4)每行最小值对应列的位置。因此，与传统LDPC解码器相比，本发明将存储空间的需求量大大降低。

应当注意，本发明所使用的PN序列，公开于美国专利号为7,072,289，授予杨林等人的专利，涉及的申请在此合并为一体，作为参考。

还应当注意，计算机的实现通常工作在软件算法，与本发明的方法无关。通过计算机实现，意味着硬件实现是预期的。实现TPMP或分层解码有两种方法，本发明实现的是分层解码，减少了存储LLR中间值所需的存储器。

还应当注意，本发明的算法并不是由计算机(CPU)处理的普通指令代码，而是通过使用专用硬件来实现的程序，本算法聚焦在硬件结构上。

上面结合附图对本发明的具体实施例进行了详细说明，但本发明并不限制于上述实施例，在不脱离本发明的权利要求的精神和范围情况下，本领域的普通技术人员可做出各种修改或改变。因此，本说明书和框图是说明性而非限制性的，同时，所有修改都包含在本发明的范围中。好处、优点、问题的解决方案以及可能产生好处、优点或产生解决方案再或者变得更明确的解决方案的任何基本单元，都不会作为任何或全部权利要求中重要的、必需的或者本质的特性或原理来加以解释。后面的权利要求，包括本申请未定期间的任何改正以及与颁布的那些权利要求的所有的等同权利，单独地定义了本发明。

Claims (10)

1.一种在解码器中使用的改进的对数似然比更新方法，其特征在于，包括以下步骤：

1)提供了一个奇偶校验矩阵；

2)仅仅使用奇偶校验矩阵每行中的一组参数，而不是整个非零元素，节省存储空间和处理时间。

2.如权利要求1所述的在解码器中使用的改进的对数似然比更新方法，其特征在于，所述一组参数包括：对数似然比的符号、行的对数似然比最小值、行的对数似然比次小值和每行最小值对应列的位置。

3.如权利要求1所述的在解码器中使用的改进的对数似然比更新方法，其特征在于，仅有所述一组参数需要储存或处理。

4.如权利要求1所述的在解码器中使用的改进的对数似然比更新方法，其特征在于，所述奇偶校验矩阵包含零的重数。

5.如权利要求1所述的在解码器中使用的改进的对数似然比更新方法，其特征在于，存储器的需求量减少。

6.一种接收机包括一个解码器，解码器使用了改进的对数似然比更新方法，其特征在于，此方法包括以下步骤：

1)提供了一个奇偶矩阵；

2)仅仅使用奇偶校验矩阵每行中的一组参数，而不是整个非零元素，节省存储空间和处理时间。

7.如权利要求6所述的接收机，其特征在于，所述一组参数包括：对数似然比的符号、行的对数似然比最小值、行的对数似然比次小值和每行最小值对应列的位置。

8.如权利要求6所述的接收机，其特征在于，仅有所述一组参数需要被储存或处理。

9.如权利要求6所述的接收机，其特征在于，所述奇偶校验矩阵包含零的重数。

10.如权利要求6所述的接收机，其特征在于，存储器的需求量减少。

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