CN101166022A - 半导体集成电路装置 - Google Patents

Abstract

本发明能够通过尽可能小地增大面积来实现纠错功能。本发明是一种触发器电路，包括：触发器，根据第1时钟信号的上升沿或下降沿中的一个边沿，进行动作；判定电路，比较触发器的输入和输出，对不同场合输出请求信号；以及控制电路，接收来自外部的第2时钟信号，产生上述第1时钟信号及确认信号。当从判定电路送来请求信号时，如果触发器进行动作之后，控制电路则使第1时钟信号反转，并且将确认信号发送到上述判定电路，在判定电路中解除请求信号。

Description

半导体集成电路装置

相关申请的交叉参考

本申请基于并请求2006年9月27日申请的首次日本专利申请No.2006-262700的优先权；在此引用其全部内容作为参考。

技术领域

本发明涉及一种半导体集成电路装置。

背景技术

随着半导体元件微细化的推进，存在所谓每个元件的偏差变大的问题。当偏差变大时，就会以某一概率出现动作显著延迟的电路块，在符合最差情况的延迟时间的电路设计中，难于提高时钟频率。此外，偏差的增大使得模拟的延迟时间的测量变得困难，就会成为因预测以上的延迟而引起计时(timing)错误的原因。此外，由于元件的微细化和集成度的增大，电源电压变小，时钟频率加快，由此就会因高能粒子引起软错误的概率变高。

过去，作为避免模拟错误或软错误的触发器的结构，例如公知有美国专利公开第2004/0199821号说明书中记载的结构。这种结构是将其它的闭锁电路设置成与流水线上的触发器并行，在比系统时钟稍微延迟的时钟下使用它，比较双方保持的数据的内容，在不同的情况下判断为存在错误，从而进行数据的修正的结构。

但是，此方法中，由于另外准备一个闭锁电路，或用于比较数据的比较电路、用于修改数据的电路等，就会存在所谓电路面积增大的问题。此外，即使没有错误，由于使准备的闭锁电路动作，也存在所谓消耗功率增大的问题。

作为以低消耗功率为目的的触发器结构，例如，在特开2000-232339号公报、或特开2004-56667号公报中已被公开。这种结构仅在触发器的输入和输出不同时，在时钟的上升的时刻(timing)，使内部时钟上升，如果输入和输出没有变化，时钟就不会上升。但是，由于此结构仅在时钟的上升时判断输入输出，所以就不具有对没有预期的错误的耐性。

发明内容

本发明考虑上述问题，目的在于提供一种能够通过尽可能小地增大面积来实现纠错功能的触发器电路及使用此电路的流水线系统。

本发明的第1形态的触发器电路，包括：触发器，根据第1时钟信号的上升沿或下降沿中的一个边沿进行动作；判定电路，比较上述触发器的输入和输出，对不同场合输出请求信号；以及控制电路，接收来自外部的第2时钟信号，产生上述第1时钟信号及确认信号。当从上述判定电路送来上述请求信号时，如果上述触发器进行动作之后，上述控制电路则使上述第1时钟信号反转，并且将上述确认信号发送到上述判定电路，在上述判定电路中解除上述请求信号。

此外，本发明的第2形态的流水线系统为多级串联连接触发器和逻辑电路的组，将至少一组的触发器替换为本发明1至8任意一个记载的触发器电路。

附图说明

图1是表示第1实施方式的触发器电路的基本结构的方框图。

图2是表示第2实施方式的触发器电路的电路图。

图3是表示第3实施方式的触发器电路的电路图。

图4是表示第3实施方式的第1变化例的触发器电路的电路图。

图5是表示第3实施方式的第2变化例的触发器电路的电路图。

图6是表示第3实施方式的操作的信号波形图。

图7是表示第4实施方式的触发器电路的电路图。

图8是表示第5实施方式的触发器电路的电路图。

图9是表示第5实施方式的第1变化例的触发器电路的电路图。

图10是表示第5实施方式的第1变化例的触发器电路的操作的信号的波形图。

图11是表示第5实施方式的第2变化例的触发器电路的电路图。

图12是表示第6实施方式的触发器电路的电路图。

图13是表示第6实施方式的第1变化例的触发器电路的电路图。

图14是表示第6实施方式的第2变化例的触发器电路的电路图。

图15是表示第7实施方式的触发器电路的电路图。

图16是表示第7实施方式的第1变化例的触发器电路的电路图。

图17是表示第7实施方式的第2变化例的触发器电路的电路图。

图18是表示第8实施方式的流水线系统的方框图。

具体实施方式

下面，参照附图说明本发明的实施方式。在下面所示的实际电路例中，表示出逻辑转换的全部电路结构中的一个例子，即使没有在此示出的其它的电路结构显然也同样能够实现。

(第1实施方式)

图1示出本发明的第1实施方式的触发器电路的基本结构。

虽然触发器电路在时钟的上升沿动作，在下降沿动作，但下面的实施方式中假设全部是在上升沿动作，进行说明。同样考虑在下降沿动作的情况。此外，虽然以D型触发器(下面也称为D-FF)的情况为例进行说明，但对于使用时钟的触发器而言也能够适用，不限于D-FF。

本实施方式的触发器电路包括：常规的D-FF2、控制电路4和判定电路6。控制电路4根据时钟信号及来自判定电路6的请求信号动作，在对判定电路6发送出确认信号的同时，还对D-FF2电路发送出时钟信号。判定电路6根据D-FF2的输入输出D、Q和来自控制电路4的确认信号动作，将请求信号发送到判定电路6。

在初始状态下，不输出来自判定电路6的请求信号、来自控制电路4的确认信号。首先，判定电路6比较触发器2的输入D和输出Q，在两者不同的情况下，向控制电路4发送请求信号。如果请求信号的计时在时钟的上升之后，控制电路4就使时钟下降，向判定电路6发送确认信号。判定电路6接收确认信号时，解除请求信号。控制电路4解除请求信号时，解除时钟的下降状态，解除确认信号。由于解除下降状态的时钟会再次上升，在此边沿处就再次保持D-FF2的输入。

在此动作中，在时钟上升后的即刻后为D≠Q的状态的时候，判断为产生错误。所谓时钟上升后的即刻后，是指首先时钟处于“H”状态的情况。即，即使时钟处于“L”的状态时发送请求信号，此情况不会产生确认信号，不会引起上述动作。

请求信号和确认信号既可以是正逻辑也可以是负逻辑。只要在控制电路4及判定电路6中符合条理就可以。

在引起计时错误时和引起软错误时，如果进行上述动作，对于D-FF2而言，时钟就会二次上升，由后半个时钟保持数值。此时，在整体看系统时，此部分的时钟延迟上升，后级的电路的计时就会变严格。但是，时钟的计时按最差的情况设计，通常并不只是进行逻辑通过最短路径这样的最差情况的计算，由于能够根据元件的偏差，某一部分的电路动作变得非常快，即使一部分的计时变严格，在后级的电路的某处，也能够吸收此计时。

如上述说明的情况，根据本实施方式，通过设计控制电路4及判定电路6，就能够附加纠错功能，由此，能够通过尽可能小地增大面积来实现。

(第2实施方式)

图2中示出了本发明的第2实施方式的触发器电路。本实施方式为按逻辑电平方式具体记述第1实施方式的触发器电路的控制电路4及判定电路6的一种电路结构。控制电路4由AND电路4a构成，判定电路6由根据D-FF2的输入输出D、Q进行排他的逻辑和运算的排他逻辑和电路6a(下面也称EXOR电路6a)、延迟元件6b及根据EXOR电路6a及延迟元件6b的输出进行NAND运算的逻辑电路6c构成。此情况下，虽然向D-FF2的时钟和确认信号使用相同的信号，根据合成的逻辑，也存在是这种情况、不是这种情况的情况。此外，在本实施方式中，请求信号和确认信号可按照负逻辑方式运行。

为了吸收D-FF2的时钟-输出延迟时间，插入延迟元件6b。即，由于D-EF2从时钟输入后到变为输出有延迟时间，所以，通过此延迟即使没有错误，时钟上升之后也存在D≠Q的时间带。由于此状态不是错误，所以通过延迟元件6b，吸收此时间。这意味着，延迟元件6b没必要必须插入图2中所示的确认信号的位置，所以可以在逻辑电路6c与AND电路4a之间插入请求信号的节点。延迟元件6b的实现方法，例如能够通过反复使用CMOS反相器(inverter)来实现。此外，以所谓延迟元件6b的形式没有明示地加入，通过改变前后的逻辑门的尺寸，控制逻辑门自身的延迟，能够实质上插入与延迟元件相同的延迟时间。此外，也可以使用多个CMOS反相器，改变构成CMOS反相器的晶体管的尺寸，缩窄沟道宽度，增长沟道长度，或与电容器组合，由此来实现延迟时间的调整。

如上所说明的，根据本实施方式，通过设计控制电路4及判定电路6，能够附加纠错功能，由此，能够通过尽可能小地增大面积来实现。

(第3实施方式)

接着，在图3中示出了本发明的第3实施方式的触发器电路。此实施方式的触发器电路为将第2实施方式的逻辑电路6c替换为串联连接的p沟道晶体管6c1、n沟道晶体管6c2、及n沟道晶体管6c3的结构。

上升沿触发的情况下，由于时钟为“L”时，即使从判定电路6发送任何的请求信号，在控制电路4中也不执行，由于仅时钟为“H”时进行正确动作即可，所以判定电路6可以构成如图3所示的模拟电路结构。

图4中示出了本实施方式的第1变化例的触发器电路。此第1变化例是包含D-FF2以逻辑选通电平方式记述图3所示的触发器电路结构的触发器电路的一个例子。D-FF2包括：反相器2a、传输门2b、由交差连接的反相器2c及时钟驱动器2d构成的闭锁电路、传输门2e、由交差连接的反相器2f及时钟驱动器2g构成的闭锁电路、和反相器2h，它们都被串联连接。

控制电路4包括NAND电路4a、和反转NAND电路4a的输出的反相器4b。判定电路6包括：根据反相器2a输入输出进行动作的传输门6a1、6a2、反相器6b1、6b2、和串联连接的p沟道晶体管6c1及n沟道晶体管6c2、6c3。再有，传输门2b根据NAND电路4a的输出cn和反相器4a的输出c的反转输出动作，传输门2b根据NAND电路4a的输出cn和反相器4b的输出c的反转输出进行动作，传输门2e根据NAND电路4a的输出cn的反转输出和反相器4b的输出c而动作。传输门6a1、6a2构成图3所示的EXOR电路6a。

采用本变化例这样的电路结构时，在原有的D-FF2上追加的晶体管数为17个。另一方面，采用美国专利公开第2004/0199821号说明书中记载的电路结构时，基于追加的闭锁电路或比较电路、选择电路，追加晶体管数为38个。由此，按照本变化例，仍旧最低限度地抑制电路的额外开销，能够实现纠错功能。

再有，在本变化例中，虽然传输门6a1接收反相器2f的输入，传输门6a2接收反相器2f的输出，但也可以如图5所示，为传输门6a1接收反相器2h的输出，传输门6a2接收反转反相器2h的输出的反相器2i的输出的结构。此情况下，传输门6a1、6a2根据反相器2a的输入和反转上述输入的反相器2i的输出进行动作。

本实施方式的触发器电路的信号波形在图6中示出。D-FF2的输入信号D，在常规动作状态下，在本实施方式的D-FF2和常规D-FF中动作中没有差异。再次，例如，由于高能粒子引起瞬态错误(在此电压下降)，在此计时下，如果时钟上升，相对于在不采取对策的常规的D-FF中会保持错误数据，在本实施方式中，D-FF2在数据恢复后时钟再一次变为上升，随着一些延迟，向后级发送正确的数据。此外，例如，即使逻辑计时出错，引起计时错误的情况下，在其在时钟上升之后恢复到正确值的时候，同样时钟再次上升，能够向后级发送出正确的数据。在此动作例中，流过电路的平均电流模拟时为0.047mA左右，在美国专利公开第2004/0199821号说明书中的结构中，平均电流是0.069mA左右。由此，本实施方式的触发器电路能够低消耗功率地实现纠错功能。

所谓上升之后，是时钟为“H”电平的期间。所指的是时钟的占空比为50％左右时，常存在过长的情况。此时，改变时钟的占空比，通过缩短“H”电平的时间来对应。此外，在调整时钟的时间困难的情况下，能够从外部输入通知修改时间的信号。例如，从外部导入缩短“H”电平的信号，能够对控制电路4输入时钟和AND运算信号。此外，从外部导入仅修改时间延迟的时钟，能够对控制电路4输入其反转信号和对时钟进行了AND运算的信号。此外，此情况在下面所示的第4实施方式也可行。

(第4实施方式)

接着，在图7中示出了本发明到第4实施方式。本实施方式的触发器电路为在图3所示的第3实施方式中，在延迟元件6b之后，插入延迟元件6b3和AND电路6b4的结构。预先使AND电路6b4的仅一个逻辑，负逻辑进行动作。此时，AND电路6b4的2个输入为“H”时，输出“L”，但由于仅一个输入插入延迟元件，所以时钟从“L”变为“H”后，仅两输入的延迟差的时间，AND电路6b4输出“H”，仅此期间，执行D-FF2的错误判定。此时间由延迟元件6b3的AND电路6b4的2输入的延迟差决定。延迟时间的调整，与其它的实施方式相同，也可以是重复反相器的形式，通过使沟道宽度和沟道长度变化，与电容器组合来实现。单个为负逻辑的AND电路能够通过将反相器连接在AND电路的输入来实现。即使采用这样的结构，追加晶体管数为27个左右，尽可能小地抑制电路的额外开销，就能够具有纠错功能。

本实施方式与第3实施方式相同，能够通过尽可能小地增大面积来实现纠错功能。

(第5实施方式)

接着，图8中示出了本发明第5实施方式的触发器电路。此实施方式的触发器电路的结构为：在图2所示的第2实施方式中，由3输入AND电路4c构成控制电路4，将EXOR电路6a的输出作为第1请求信号输入到3输入AND电路4c中，在逻辑电路6c的输出和3输入AND电路4c的输入之间设置判定电路6的延迟元件6b，将此延迟元件6b的输出作为第2请求信号，作为3输入AND电路4c的输入。

即，示出在向控制电路4的请求信号中，还加上输出判定电路中的D≠Q信号的信号(第1请求信号)作为请求信号输出的结构，更具体地，是以判定电路6中的排他逻辑和电路6a的输出为正逻辑向控制电路4中的3输入AND电路4c输入的结构。由于采用这样的结构，控制电路4仅在D-FF2需要时钟时，控制时钟向D-FF输入。即，是D≠Q且时钟上升时，此后检测错误。在判定电路6中的逻辑电路6c的输出后，延迟元件6b被连接到请求信号的节点，这与其它实施方式相同，都连接在确认信号的节点，毫无疑问是可能的，不局限其位置。

本实施方式也能够通过尽可能小地增大面积来实现纠错功能。

接着，在图9中示出了本实施方式的第1变化例的触发器电路。此变化例是以逻辑选通电平具体地记述图8所示的第5实施方式的结构时的一个例子。逻辑门从图8所示的NAND电路4c、逻辑电路6c或AND电路的逻辑变为NOR电路的逻辑，但这是最佳化逻辑门数或动作的变革，逻辑上完全相同。D-FF2为与图4所示的D-FF2相同的结构。控制电路4包括反相器4d、3输入NOR电路4e和反相器4f，将它们串联连接。判定电路6包括：传输门6a1、6a2，反相器6d，和NOR电路6e，在本变化例中没有使用在图8所示的第5实施方式中记述的延迟元件6b，这是由于通过调整前后的逻辑或逻辑门尺寸确保了所需的延迟时间。反相器6d接收传输门6a1、6a2的输出。反相器4d将从外部输入的时钟反转。NOR电路4e接收反相器4d的输出，反相器6d的输出(第2请求信号)，和NOR电路6e的输出(第1请求信号)，进行NOR运算。反相器4f将NOR电路4e的输出反转。NOR电路6e接收反相器4f的输出(确认信号)、反相器6d的输出，进行NOR运算。再有，作为D-FF2的时钟信号cn，可使用反相器4f的输出信号，作为时钟信号c，可使用反相器8的输出信号。

如此，即使在图8所示的第5实施方式外，在本变化例记述的电路结构中，在没有改变其逻辑的范围内，显然有无数构成方法。即使采用这样的电路结构，用于实现纠错功能的追加晶体管数为20个左右，因此就能够尽可能小地抑制电路的额外开销，能够实现纠错功能。

图10是表示图9所示的本变化例的D-FF2结构的电路动作的信号的波形图。与图6所示相同，表示高能粒子的电压效果和延迟引起计时不同时的操作。根据本变化例，D-FF2内部的时钟c、cn，不管是否引起错误，在D＝Q的情况下，时钟都不上升。在D≠Q的情况下，在时钟上升计时下，内部时钟c、cn上升，在D-FF2中保持数据。此外，引起错误的情况下，此时刻，时钟上升，随着一些延迟也能够保持正确的值。此时的模拟的平均电流值为0.048mA左右，与美国专利公开第2004/0199821号说明书相比，能够以低消耗功率实现纠错功能。再有，虽然与图4所示的第3实施方式的变化例相比，不是低消耗功率，但本实施方式在输入到D-FF2中的数据迁移少时通过排除多余的电路动作来实现低消耗功率。

为此，如本模拟那样，在数据的迁移多的情况下，并不是有如此大的效果。相反，在数据迁移少的情况下，由于排除多余的电路动作，能够获得更大的低消耗功率效果。

错误和仅D≠Q时时钟上升结构的一部分，能够由通过图11所示的第2变化例的触发器电路这样的结构实现。在此变化例中，由于由EXOR电路6a组成的判定电路6不接收来自由AND电路4a组成的控制电路2的确认信号，仅对控制电路4请求仅当D≠Q的信息，所以优点是使电路规模进一步缩小。但是，因为没有确认信号，因此，不管时钟是否上升，在不能解除任意错误引起的D≠Q的情况下，D-FF2就会由于不知道这些情况而继续动作，因此，存在所谓缺少抗错误性的缺点。

(第6实施方式)

接着，在图12中示出本发明的第6实施方式的触发器电路。本实施方式的触发器电路为将图1所示的第1实施方式的D-FF2的替换为触发器2A的结构。此触发器2A的结构为：在第1实施方式的D-FF2设置接收测试模型信号TE的端子，接收测试模型用输入信号SI的端子，和接收测试模型用输出信号SO的端子。

在进行扫描测试等时，存在从外部向触发器直接输入数据的情况。此时，通过输入测试模型信号TE，就能够分别连接流水线系统中相邻的后级的触发器电路的输入信号SI用端子和前级的触发器电路的输出信号SO用端子，进行移位寄存的操作。此时将测试模型信号TE输入判定电路6中，临时停止判定电路6的操作。本结构不仅测试模型时，毫无疑问即使通常使用时，如果需要也能够使用。

本实施方式也能够通过尽可能小地增大面积来实现纠错功能。

在图13中示出本实施方式的第1变化例的触发器电路。本变化例是以选通电平记述图12所示的第6实施方式的结构。在本实施例中，使用逻辑电路6构成，该逻辑电路6为在图3所示的第3实施方式的结构中新设置接收测试模型信号TE的反相器6f、和在逻辑电路6c接收此反相器6f的输出的n沟道晶体管6c4的电路。n沟道晶体管6c4设置在n沟道晶体管6c2、6c3之间。通过使测试模型信号TE导通，停止从判定电路6输出请求信号，临时停止判定电路6的功能。测试模型信号TE为负逻辑的情况下，能够去除接收测试模型信号TE的反相器6f，能够缩小电路面积。

在图14中示出本实施方式的第2变化例的触发器电路。本变化例的触发器电路为在图8所示的第5实施方式的触发器电路中新设置接收测试模型信号TE的反相器6f、并且为接收反相器6f的输出将2输入逻辑电路6c替换成NAND运算的3输入逻辑电路6g的结构。通过使测试模型信号TE导通，停止从判定电路6输出请求信号，临时停止判定电路6的功能。测试模型信号TE为负逻辑的情况下，能够去除接收测试模型信号TE的反相器6f，能够缩小电路面积。

(第7实施方式)

接着，在图15中示出了本发明的第7实施方式的触发器电路。本实施方式的触发器电路为包括多个D-FF2₁、2₂、...2_n、(n≥2)，相对这些D-FF2₁、2₂、...2_n、共有判定电路6和控制电路4的结构。由此，增大判定电路6或控制电路4的面积、从而缩小电路整体的面积。根据此结构，分别判定多个D-FF2₁、2₂、...2_n的输入和输出，检测出既使一个错误的情况下，通过提升修改所有时钟，就能够具有抗错误性。

接着，在图16中示出本实施方式的第1变化例的触发器电路。此变化例的触发器电路表示以选通电平记述图15所示的第7实施方式的结构的一个例子。再有，在图16中，D-FF仅表示D-FF2₁，省略其它的D-FF。在变化例中，为在图3所示的第3实施方式的结构中以作为动态门的多米诺(domino)电路的OR结构连接判定多个D≠Q的判定电路(EXOR电路)的形式。即，为将由栅极接收判定D-FF2_i(i＝1、...，n)的D≠Q的EXOR电路6a_i的输出的n沟道晶体管6c2_i的各源极及各漏极彼此连接的结构。根据此结构，如果多个D-FF2₁、2₂、...2_n中至少一个引起错误，时钟就再次上升，就执行数据的再读入，能够具有抗错误性。此外，如本结构这样，即使不构成多米诺电路的结构，用静态门实现的情况下也相同，通过OR连接多个EXOR电路，同样能够实现。

在OR连接多个D≠Q的判定电路的情况下，可以分割、连接。由此，能够一次通过OR连接改善动作速度。图17是表示以图8所示的第5实施方式的结构为基础适用此结构的第7实施方式的第2变化例的触发器电路的电路图。像这样，很明显，分割OR连接的方法同样也能够适用采用动态电路结构。

(第8实施方式)

接着，在图18中示出了本发明的第8实施方式的流水线系统。本实施方式的流水线系统，为在串联连接多组D-FF101、逻辑电路102的流水线中，用第1至第7实施方式的任意一个触发器电路替换至少一个D-FF101的结构。通过这样的流水线结构，在电路整体中能够具有抗错误性。既可以将全部的触发器替换成上述实施方式的触发器电路，也可以仅在逻辑的计时严格的时候插入全部的触发器。再有，在图18中，在导入流水线的上述实施方式的触发器电路的后级设置不包含逻辑电路的、即空级的结构。

通过上述实施方式的触发器电路，回避错误时，其后级的逻辑时钟就会变严格。通常，由于并不是在全部的逻辑中执行最差延迟时间的计算，所以期待能够在某处的计时中吸收。但是，在全部的情况下不限于此成立。为此，如图18所示，通过准备空级(stage)，就能够实现更确实的抗错误性。即便空级是导入上述实施方式的触发器电路之后，既可以是在此后，也可以是流水线整体的最后，任何位置都可以。

在以上的实施方式中，此电路结构不限于此，通过逻辑转换，就能够采取具有相同效果的电路结构。虽然假设触发器上升沿触发进行说明，但也可以同样考虑下降沿触发。此情况下以时钟为负逻辑、插入反转电路、通过逻辑转换，就能够实现最佳的电路。

如上述说明的，根据本发明的各实施方式，就能够实现具有抗错误性的系统。

Claims (17)

1.一种触发器电路，其特征在于，包括：

触发器，根据第1时钟信号的上升沿或下降沿中的一个边沿进行动作；

判定电路，比较上述触发器的输入和输出，对不同场合输出请求信号；以及

控制电路，接收来自外部的第2时钟信号，产生上述第1时钟信号及确认信号；

当从上述判定电路送来上述请求信号时，如果上述触发器是进行动作之后，则上述控制电路使上述第1时钟信号反转，并且将上述确认信号发送到上述判定电路，在上述判定电路中解除上述请求信号。

2.根据权利要求1所述的触发器电路，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据上述不一致检测电路的输出和上述延迟元件的输出进行NAND运算，输出上述请求信号的逻辑电路；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

3.根据权利要求1所述的触发器电路，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据上述不一致检测电路的输出和上述延迟元件的输出进行运算的逻辑电路；

上述逻辑电路包括：由栅极接收上述延迟元件的输出，源极连接到电源的p沟道晶体管；由栅极接收上述不一致检测电路的输出，漏极连接到上述p沟道晶体管的漏极的第1n沟道晶体管；以及由栅极接收上述延迟元件的输出，漏极连接到上述第1n沟道晶体管的源极，源极接地的第2 n沟道晶体管；从上述p沟道晶体管和上述第1n沟道晶体管的共同连接节点输出上述请求信号；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

4.根据权利要求1所述的触发器电路，其特征在于：

上述触发器包括根据上述第1时钟信号进行动作的第1闭锁电路，和根据与上述第1闭锁电路串联连接的上述第1时钟信号的反转信号进行动作的第2闭锁电路；

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据上述不一致检测电路的输出和上述延迟元件的输出进行运算的逻辑电路；

上述不一致检测电路包括：根据上述触发器的输入数据的反转信号，控制上述第2闭锁电路的输入的获取或遮断的第1传输门；和根据上述触发器的输入数据控制上述第2闭锁电路的输出的获取或遮断的第2传输门；上述第1及第2传输门的输出端子被共同连接；

上述逻辑电路包括：由栅极接收上述延迟元件的输出，源极连接到电源的p沟道晶体管；由栅极接收上述不一致检测电路的输出，漏极连接到上述p沟道晶体管的漏极的第1n沟道晶体管；以及由栅极接收上述延迟元件的输出，漏极连接到上述第1n沟道晶体管的源极，源极接地的第2n沟道晶体管；从上述p沟道晶体管和上述第1n沟道晶体管的共同连接节点输出上述请求信号；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

5.根据权利要求1所述的触发器电路，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；根据上述AND电路的输出和上述不一致检测电路的输出进行NAND运算的逻辑电路；以及使上述逻辑电路的输出延迟的延迟元件；

上述AND电路根据上述第2时钟信号、上述不一致检测电路的输出以及上述延迟元件的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述逻辑电路。

6.根据权利要求1所述的触发器电路，其特征在于：

上述触发器包括：根据上述第1时钟信号进行动作的第1闭锁电路，和根据与上述第1闭锁电路串联连接的上述第1时钟信号的反转信号进行动作的第2闭锁电路；

上述控制电路具有：将上述第2时钟信号反转的第1反相器；第1 NOR电路；以及将上述第1 NOR电路的输出反转的第2反相器；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；将上述不一致检测电路的输出反转的第3反相器；以及根据上述第3反相器的输出和上述第2反相器的输出进行NOR运算的第2 NOR电路；

上述不一致检测电路包括：根据上述触发器的输入数据的反转信号、控制上述第2闭锁电路的输入的获取或遮断的第1传输门；和根据上述触发器的输入数据控制上述第2闭锁电路的输出的获取或遮断的第2传输门；上述第1及第2传输门的输出端子被共同连接；

上述第1 NOR电路根据上述第2逻辑时钟信号的反转值、上述不一致检测电路的输出、以及上述第2 NOR电路的输出进行NOR运算。

7.根据权利要求1所述的触发器电路，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据测试模型信号、上述不一致检测电路的输出和上述延迟元件的输出进行NAND运算，并输出上述请求信号的逻辑电路；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

8.根据权利要求1所述的触发器电路，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；根据测试模型信号、上述不一致检测电路的输出以及上述AND电路的输出进行NAND运算的逻辑电路；以及使上述逻辑电路的输出延迟的延迟元件；

上述AND电路根据上述第2时钟信号、上述不一致检测电路的输出以及上述延迟元件的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述逻辑电路。

9.一种流水线系统，其特征在于：

多级串联连接触发器和逻辑电路的组，将至少一组的触发器替换为权利要求1所述的触发器电路。

10.根据权利要求9所述的流水线系统，其特征在于：

替换成上述触发器电路的组的后级的至少一组省略了逻辑电路。

11.根据权利要求9所述的流水线系统，其特征在于：

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据上述不一致检测电路的输出和上述延迟元件的输出进行NAND运算，并输出上述请求信号的逻辑电路；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

12.根据权利要求9所述的流水线系统，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据上述不一致检测电路的输出和上述延迟元件的输出进行运算的逻辑电路；

上述逻辑电路包括：由栅极接收上述延迟元件的输出，源极连接到电源的p沟道晶体管；由栅极接收上述不一致检测电路的输出，漏极连接到上述p沟道晶体管的漏极的第1n沟道晶体管；以及由栅极接收上述延迟元件的输出，漏极连接到上述第1n沟道晶体管的源极，源极接地的第2n沟道晶体管；从上述p沟道晶体管和上述第1n沟道晶体管的共同连接节点输出上述请求信号；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

13.根据权利要求9所述的流水线系统，其特征在于：

上述触发器包括：根据上述第1时钟信号进行动作的第1闭锁电路，和根据与上述第1闭锁电路串联连接的上述第1时钟信号的反转信号进行动作的第2闭锁电路；

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据上述不一致检测电路的输出和上述延迟元件的输出进行运算的逻辑电路；

上述不一致检测电路包括：根据上述触发器的输入数据的反转信号，控制上述第2闭锁电路的输入的获取或遮断的第1传输门，和根据上述触发器的输入数据控制上述第2闭锁电路的输出的获取或遮断的第2传输门；上述第1及第2传输门的输出端子被共同连接；

上述逻辑电路包括：由栅极接收上述延迟元件的输出，源极连接到电源的p沟道晶体管；由栅极接收上述不一致检测电路的输出，漏极连接到上述p沟道晶体管的漏极的第1n沟道晶体管；以及由栅极接收上述延迟元件的输出，漏极连接到上述第1n沟道晶体管的源极，源极接地的第2n沟道晶体管；从上述p沟道晶体管和上述第1n沟道晶体管的共同连接节点输出上述请求信号；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

14.根据权利要求9所述的流水线系统，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；根据上述AND电路的输出和上述不一致检测电路的输出进行NAND运算的逻辑电路；以及使上述逻辑电路的输出延迟的延迟元件；

上述AND电路根据上述第2时钟信号，上述不一致检测电路的输出以及上述延迟元件的输出进行AND运算，将作为输出的上述确认信号向上述触发器及上述逻辑电路送出。

15.根据权利要求9所述的流水线系统，其特征在于：

上述触发器包括：根据上述第1时钟信号进行动作的第1闭锁电路，和根据与上述第1闭锁电路串联连接的上述第1时钟信号的反转信号进行动作的第2闭锁电路；

上述控制电路具有：将上述第2时钟信号反转的第1反相器；第1 NOR电路；以及将上述第1 NOR电路的输出反转的第2反相器；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；将上述不一致检测电路的输出反转的第3反相器；以及根据上述第3反相器的输出和上述第2反相器的输出进行NOR运算的第2 NOR电路；

上述不一致检测电路包括：根据上述触发器的输入数据的反转信号，控制上述第2闭锁电路的输入的获取或遮断的第1传输门，和根据上述触发器的输入数据控制上述第2闭锁电路的输出的获取或遮断的第2传输门；上述第1及第2传输门的输出端子被共同连接；

上述第1 NOR电路根据上述第2时钟信号的反转值、上述不一致检测电路的输出、以及上述第2 NOR电路的输出进行NOR运算。

16.根据权利要求9所述的流水线系统，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；使上述AND电路的输出延迟的延迟元件；以及根据测试模型信号、上述不一致检测电路的输出以及上述延迟元件的输出进行NAND运算，并输出上述请求信号的逻辑电路；

上述AND电路根据上述第2时钟信号和上述逻辑电路的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述延迟元件。

17.根据权利要求9所述的流水线系统，其特征在于：

上述控制电路具有AND电路；

上述判定电路具有：检测上述触发器的输入及输出的不一致的不一致检测电路；根据测试模型信号、上述不一致检测电路的输出以及上述AND电路的输出进行NAND运算的逻辑电路；以及使上述逻辑电路的输出延迟的延迟元件；

上述AND电路根据上述第2时钟信号、上述不一致检测电路的输出以及上述延迟元件的输出进行AND运算，将作为输出的上述确认信号发送到上述触发器及上述逻辑电路。

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