CN101156140A - 数据处理系统和高速缓存替换方法 - Google Patents

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Abstract

提供了一种数据处理系统，包括：至少一个处理单元(10)，用于处理数据；存储装置(40)，用于存储数据；以及高速缓存存储装置(20)，用于对存储装置(40)中存储的数据进行高速缓存，所述高速缓存存储装置(20)与至少一个处理单元(10)相关联。互连装置(30)设置用于连接存储装置(40)和高速缓存存储装置(20)。高速缓存存储装置(20)适于根据由存储装置(40)与高速缓存存储装置(20)之间的数据传送引入的互连装置(30)的降低的逻辑电平改变，执行高速缓存替换。

Description

数据处理系统和高速缓存替换方法
技术领域
本发明涉及数据处理系统、电子设备和高速缓存替换方法。
背景技术
随着PDA、笔记本计算机、移动电话、便携式MP3播放器等的日益普及和成功发展，这些设备的功耗在现代集成电路和其设计中变得越来越重要，并且为减小功耗，已付出了相当多的调查和设计努力。当这些设备中所用IC的VLSI设计正向纳米规模转换时，由片上系统中的互连耗散的能量成为整体系统功耗的重要部分。此外，对缩减便携式设备的重要和尺寸的限制因素与提供便携式设备内电子电路所耗散的功率所需要的电池量相关。
互连(即总线或网络)的功耗不仅基于电压摆动、配线延迟、互连拓扑等互连的物理属性，还基于片上系统中的数据流，即，处理器-处理器通信和处理器-存储器通信。这种通信可以具有以下来源：高速缓存和存储器事务(从共享存储器中的数据获取)，高速缓存一致性操作(必须在所有高速缓存拷贝中对共享存储器中的更新数据进行更新，从而引起同步业务)，高速缓存牺牲(victimization)期间的回写，分组分割开销(将数据流分割为分组会引入额外的数据开销)，或者分组之间的竞争(竞争情况下重新路由分组)。
在1998年4月的Research disclosure，RD-4008050“LowPower-Cache Replacement Algorithm”中，描述了在高速缓存替换期间将由于标志RAM内容中的比特改变而导致的功率耗散最小化的方法。
发明内容
本发明的目的是降低包括多个处理单元的数据处理系统或电子电路内的功耗。
本目的由根据权利要求1的数据处理系统、根据权利要求6的电子设备和根据权利要求7的高速缓存替换方法实现。
因此，提供了一种数据处理系统，包括：至少一个处理单元，用于处理数据；存储装置，用于存储数据；以及高速缓存存储装置，用于对存储装置中存储的数据进行高速缓存。所述高速缓存存储装置与至少一个处理单元相关联。互连装置设置来连接存储装置和高速缓存存储装置。高速缓存存储装置适于根据由存储装置与高速缓存存储装置之间的数据传送引入的互连装置的降低的逻辑电平改变，执行高速缓存替换。
根据本发明的一方面，所述高速缓存存储装置包括：多个高速缓存行；以及高速缓存控制器，用于根据通过互连装置在前发送的数据值与在后待发送的数据之间的汉明(hamming)距离，选择待逐出的高速缓存行。因此，这提供了对互连中的最小逻辑电平改变进行确定的简单方法。
根据本发明的另一方面，高速缓存控制器包括：使能/禁用单元，用于启用/禁用针对功耗而优化的高速缓存替换。因此，如果数据处理系统要处理时间关键的应用，则可以禁用针对功耗而优化的高速缓存替换。
本发明还涉及一种电子电路，包括：至少一个处理单元，用于处理数据；存储装置，用于存储数据；以及高速缓存存储装置，用于对存储装置中存储的数据进行高速缓存。所述高速缓存存储装置与至少一个处理单元相关联。互连装置设置来连接存储装置和高速缓存存储装置。高速缓存存储装置适于根据由存储装置与高速缓存存储装置之间的数据传送引入的互连装置的降低的逻辑电平改变，执行高速缓存替换。
本发明还涉及一种在与至少一个处理单元相关联的高速缓存存储装置内的高速缓存替换方法。高速缓存存储装置适于对存储装置中存储的数据进行高速缓存。存储装置和高速缓存存储装置由互连装置连接。根据由存储装置与高速缓存存储装置之间的数据传送引入的互连装置的降低的逻辑电平改变，执行高速缓存替换。
本发明基于如下思想：根据存储器与高速缓存之间的互连的降低的或最小的逻辑电平改变，执行高速缓存替换。
附图说明
参照以下所述的实施例，本发明的这些和其他方面将显而易见，并得以阐述。
图1示出了根据本发明的片上系统的基本构架框图。
具体实施方式
图1示出了根据本发明的片上系统的基本构架框图。这种片上系统可以实现为或在电子设备或数据处理系统上。片上系统包括至少一个处理单元10(只描绘了一个处理单元)、以及与处理单元10相关联的高速缓存装置20。高速缓存装置20经由总线30与存储器40连接。高速缓存20用于对来自存储器的数据进行高速缓存，即在实际处理之前从存储器中获取的、在将进行的处理周期中需要的数据项。
高速缓存装置20包括m个高速缓存行25或高速缓存块、以及高速缓存控制器CC。m个高速缓存行25可以包括数据D1、D2、...、Dm。已从高速缓存信25读取或已写入高速缓存行中的在前数据D0存储在高速缓存控制器CC或高速缓存装置20中。
一旦发生了高速缓存遗漏(miss)，高速缓存控制器CC必须选择当前存储在高速缓存中的数据项或块，该数据项或块将由要获取的所需数据项和数据块替换。可以随机地、基于最近最少使用LRU、或基于先进先出FIFO来执行实际的高速缓存替换。另一高速缓存替换策略是最少频繁使用技术；其中从高速缓存中逐出最少频繁使用的块，以为最新预获取的数据创建空间。
对于高速缓存替换技术，两个问题显得很重要，即应该将哪个数据块获取到高速缓存中、以及应该将哪个数据块从高速缓存中逐出，以便可以取代被逐出的数据块在高速缓存中存储最新获取的数据块。
高速缓存控制器CC具有数据D1-Dm的高速缓存行25之一，该高速缓存行在互连30上的传送将产生降低的或最小的逻辑电平改变。高速缓存控制器CC将数据D1-Dm的内容与通过总线(即，互连30)在前传送的数据D0的内容相比较。一旦选择了相应的高速缓存行25及其对应数据，则牺牲并逐出该高速缓存行25。这是通过确定数据D0(即，通过总线30在前传送至高速缓存20/从高速缓存20传送来的数据)的内容与将逐出并通过总线30传送的数据D1-Dm的内容之间的汉明距离来执行的。高速缓存控制器CC可选地包括牺牲缓冲器，用于存储先前牺牲(写回)的数据，从而可以将该数据的内容与高速缓存20的高速缓存行25的内容相比较。
汉明距离与为了将一个比特串转换为另一个而必须改变的比特的最小数目。如果x和y是两个长度相同的二进制序列，则这两个序列之间的汉明距离是彼此不对应的符号的数目。例如，如果x＝10000110，y＝01101000，则汉明距离是从x改变到y的比特的数目。这里，该数目是6。
如果高速缓存20包括4个高速缓存行25，则高速缓存行25包括数据D1-D4。如果要向高速缓存中读入新数据，则必须牺牲并逐出四个高速缓存行25之一。如果考虑在前逐出(并通过总线30传送)的数据是D0，则高速缓存控制器CC确定汉明函数h(D0，Di)，其中Di＝D1，D2，...，Dm(在本示例中，m＝4)，以使D0与Di之间的比特改变最小。选择其数据(Di)产生最小汉明距离的高速缓存行25，将其牺牲并通过总线传送。
例如，
如果D0＝10101010
并且D1＝11110000
D2＝01010101
D3＝10001010
D4＝00110001
这里，汉明距离分别是h(D0，D1)＝4，h(D0，D2)＝8，h(D0，D3)＝1，h(D0，D4)＝5。因此，要牺牲并通过总线传送的高速缓存行对应于数据D3-。
可选地，在高速缓存控制器CC中设置存储器映射输入输出MMIO寄存器。该寄存器用于启用/禁用根据降低功耗的上述牺牲方案。如果要用时间并非关键的计算来处理应用，则激活该功率节省牺牲方案。但是，如果要处理包含有时间关键的计算的应用，则可以禁用、或者在预定时间段上或在处理时间关键的应用时关闭该降低功耗的高速缓存牺牲方案。随后，可以再次启用或打开该功率降低牺牲方案。可以将该功率降低牺牲方案的状态存储在MMIO寄存器中。因此，可以将该节省功率的高速缓存牺牲方案与其他传统高速缓存替换方案相结合。根据应用的关键程度，可以关闭/打开该模式。
因为总线的总体功耗主要由总线逻辑电平切换期间的功耗决定，所以减小总线上的逻辑电平改变就降低了整个电路中的功耗。由于逻辑电平的改变而引起的功耗取决于时钟速率、电源电压、节点电容、以及每个时钟周期中节点进行从0到1或从1到0的功耗转换的次数的平均数。对于与总线功耗相关的更多信息，请参见Chandrakasan等的“Minimizing power consumption in CMOS circuits”，in Proc.of theIEEE，Vol.83，no.4，1995年4月。
虽然为进行高速缓存牺牲而额外需要的电路可能消耗特定量的功率，但是相比于通过减少总线切换而节省的功耗，这个特定量要少很多。
上述片上系统可以在类似移动电话、PDA等便携式设备中实现。
应当注意，上述实施例示出而非限制了本发明，本领域技术人员将能够在不偏离所附权利要求的情况下设计许多可选实施例。在权利要求中，位于括号中的任何附图标记不应作为对权利要求的限制。单词“包括”(“comprising”)并不排除与权利要求中列出的元件或步骤不同的元件或步骤的存在。元件之前的单词“一个”(“a”或“an”)并不排除多个这种元件的出现。在列举了多个装置的设备权利要求中，这些装置中的多个可以由硬件的同一项具体实现。特定措施存在于相互不同的从属权利要求中这一事实并未指示不能有利地使用这些措施的组合。
此外，权利要求中的任何附图标记不应构成对权利要求范围的限制。

Claims (7)

1.一种数据处理系统，包括：
至少一个处理单元(10)，用于处理数据；
存储装置(40)，用于存储数据；
高速缓存存储装置(20)，用于对存储装置(40)中存储的数据进行高速缓存，所述高速缓存存储装置(20)与至少一个处理单元(10)相关联；
互连装置(30)，用于连接存储装置(40)和高速缓存存储装置(20)；
其中高速缓存存储装置(20)适于根据由存储装置(40)与高速缓存存储装置(20)之间的数据传送引入的互连装置(30)的降低的逻辑电平改变，执行高速缓存替换。
2.根据权利要求1所述的数据处理系统，其中
所述高速缓存存储装置(20)包括：多个高速缓存行；以及
高速缓存控制器(CC)，用于根据通过互连装置(30)的在后待发送的数据与在前发送的数据值之间的汉明距离，选择待逐出的高速缓存行。
3.根据权利要求2所述的数据处理系统，其中
所述高速缓存控制器包括：使能/禁用单元，用于启用/禁用针对功耗而优化的高速缓存替换。
4.根据权利要求3所述的数据处理系统，其中
所述使能/禁用单元是存储器映射输入/输出寄存器。
5.根据权利要求1所述的数据处理系统，其中通过把将要通过互连装置(30)传送的数据(D1-Dm)与在前传送的数据(D0)与相比较，确定在整体上降低所选功耗的高速缓存替换序列，来执行所述高速缓存替换。
6.一种电子器件，包括：
至少一个处理单元(10)，用于处理数据；
存储装置(40)，用于存储数据；
高速缓存存储装置(20)，用于对存储装置(40)中存储的数据进行高速缓存，所述高速缓存存储装置(20)与至少一个处理单元相关联(10)；
互连装置(30)，用于连接存储装置(40)和高速缓存存储装置(20)；
其中高速缓存存储装置(20)适于根据由存储装置(40)与高速缓存存储装置(40)之间的数据传送引入的互连装置(30)的降低的逻辑电平改变，执行高速缓存替换。
7.一种高速缓存替换方法，所述高速缓存替换是在与至少一个处理单元(10)相关联的高速缓存存储装置(20)内；高速缓存存储装置(20)适于对存储装置(40)中存储的数据进行高速缓存，存储装置(40)和高速缓存存储装置(20)由互连装置(30)连接；
其中根据由存储装置(40)与高速缓存存储装置(20)之间的数据传送引入的互连装置(30)的降低的逻辑电平改变，执行高速缓存存储装置(20)内的高速缓存替换。
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