JP3197866B2 - キャッシュの操作を改良する方法及びコンピュータ・システム - Google Patents

キャッシュの操作を改良する方法及びコンピュータ・システム

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にはコンピ
ュータ・システムに関し、特に、プロセッサによって用
いられるセット連想型のマッピング方式を採用したキャ
ッシュを効率よく使用する方法に関する。
【０００２】従来のコンピュータ・システム１０の基本
構造を図１に示す。コンピュータ・システム１０には複
数の処理装置を使用できるが、図示しているのはそのう
ちの２つ、１２ａ及び１２ｂである。これらはさまざま
な周辺装置に接続される。周辺装置は、入出力（Ｉ／
Ｏ）装置１４（ディスプレイ・モニタ、キーボード、及
び永続記憶装置等）、プログラム命令を実行するために
処理装置によって用いられる主メモリ装置１６（ＲＡ
Ｍ、つまりランダム・アクセス・メモリ等）、基本的に
はコンピュータが最初に起動されたときに周辺装置の１
つ（通常は永続メモリ装置）からオペレーティング・シ
ステムを探し出してロードするためのファームウェア１
８を含む。処理装置１２ａ及び１２ｂは、汎用相互接続
部またはバス２０を含むさまざまな手段により周辺装置
と通信する。コンピュータ・システム１０には、図示し
ていないが、例えばモデムまたはプリンタ等と接続する
ためのシリアル・ポート及びパラレル・ポート等の多く
の構成要素を追加できる。当業者には明らかなように、
図１に示したものと共に使用するような構成要素は他に
もある。例えばディスプレイ・モニタを制御するために
使用されるディスプレイ・アダプタ、主メモリ装置１６
にアクセスするため使用できるメモリ・コントローラ等
がある。Ｉ／Ｏ装置１４をバスに直接接続する代わり
に、Ｉ／Ｏブリッジからバス２０に接続された２次（Ｉ
／Ｏ）バスに接続してもよい。コンピュータの処理装置
は２つ以上使用してもよい。
【０００３】対称型マルチプロセッサ（ＳＭＰ）コンピ
ュータでは、処理装置はすべてほぼ同一である。つま
り、すべて、操作するための命令及びプロトコルの共通
セットまたはサブセットを使用し、一般的には同じアー
キテクチャを有する。代表的なアーキテクチャを図１に
示している。処理装置は、コンピュータを操作するため
にプログラム命令を実行する複数のレジスタ及び実行装
置を有するプロセッサ・コア２２を含む。代表的な処理
装置はＩＢＭ社のＰｏｗｅｒＰＣ（ＴＭ）プロセッサを
含む。また処理装置には、命令キャッシュ２４及びデー
タ・キャッシュ２６等の１つ以上のキャッシュを設ける
ことができる。これらのキャッシュは、高速メモリ装置
を使用して実現される。命令及びデータは、オペランド
が命令またはデータのどちらの操作をＣＰＵが要求して
いるかを示す信号を調べることによって、対応する命令
キャッシュ２４またはデータ・キャッシュ２６に向ける
ことができる。キャッシュは、主メモリ装置１６から値
をロードするという長いステップを避けることによって
処理を高速化するため、プロセッサによって繰り返しア
クセスされる値を一時的に保存するのに広く用いられ
る。これらのキャッシュは、プロセッサ・コアと一体化
した１つの集積チップ２８上にパッケージ化されるとき
は、「オンボード」キャッシュと呼ばれる。各キャッシ
ュは、プロセッサ・コアと当該キャッシュ・メモリとの
間のデータ及び命令の転送を管理するキャッシュ・コン
トローラ（図示せず）に関連付けられる。
【０００４】処理装置には、キャッシュ３０等の追加の
キャッシュを設けることができる。キャッシュ３０はレ
ベル２（Ｌ２）キャッシュと呼ばれるが、これはオンボ
ード（レベル１）キャッシュ２４及び２６をサポートす
るからである。言い換えると、キャッシュ３０は主メモ
リ装置１６とオンボード・キャッシュの仲介役になり、
オンボード・キャッシュよりもかなり多くの情報（命令
及びデータ）を格納できるが、それだけアクセス時間が
かかる。例えばキャッシュ３０は、記憶容量が２５６ま
たは５１２キロバイトのチップでよく、プロセッサは、
総記憶域６４キロバイトのオンボード・キャッシュを有
するＩＢＭ社のＰｏｗｅｒＰＣ（ＴＭ）６０４シリーズ
・プロセッサでもよい。キャッシュ３０はバス２０に接
続され、主メモリ装置１６からプロセッサ・コア２２へ
の情報のロードは、すべてキャッシュ３０を経由する。
図１は２レベルのキャッシュ階層のみ示しているが、多
くのレベルの直列接続キャッシュを有するマルチレベル
のキャッシュ階層を設けることも可能である。
【０００５】キャッシュには、多くの「キャッシュ・ブ
ロック」（以下「ブロック」とも略記）があり、それぞ
れのブロックは個別にさまざまな命令及びデータの値を
格納する。これらのブロックは、どのキャッシュでも
「セット」に分割される。セットとは、所与のメモリ・
ブロックが存在できる複数のキャッシュ・ブロックの集
合である。キャッシュには、与えられた任意のメモリ・
ブロックについて、予め設定されたマッピング関数に従
って、このメモリ・ブロックのマップ先になり得る固有
セットがある。セット内のブロックの数は、キャッシュ
の連想性と呼ばれる。例えば「２ウェイ・セット連想
性」（以下「２ウェイ連想性」と略記。他のウェイにつ
いても同様。）とは、任意のメモリ・ブロックについ
て、キャッシュ内に、このメモリ・ブロックのマップ先
になり得るブロックが２つあるということを意味する。
しかしながら、メイン・メモリ内のいくつか異なるブロ
ックを、与えられた任意のセットにマップすることがで
きる。１ウェイ連想性のキャッシュは、直接マップされ
る。つまり、特定のメモリ・ブロックを有することがで
きるキャッシュ・ブロックは１つしかない。任意のメモ
リ・ブロックが任意のキャッシュ・ブロックを占有でき
る場合、キャッシュは、完全連想性を有すると言われ
る。つまりセットが１つあり、アドレス・タグはそのメ
モリ・ブロックの完全アドレスである。
【０００６】代表的なキャッシュ・ライン（ブロック）
は、アドレス・タグ・フィールド、状態ビット・フィー
ルド、包括性（inclusivity）ビット・フィールド、及
び実際の命令またはデータを格納する値フィールドを含
む。状態ビット・フィールド及び包括性ビット・フィー
ルドは、マルチプロセッサ・コンピュータ・システム内
でキャッシュ・コヒーレンシを維持するために用いられ
る。アドレス・タグは、対応するメモリ・ブロックの完
全アドレスのサブセットである。受け取られる実効アド
レスとアドレス・タグ・フィールド内のタグの１つとの
比較一致は、キャッシュ・ヒットを示す。キャッシュ内
のアドレス・タグすべての集合（また時には状態ビット
と包括性ビットのフィールド）はキャッシュ・ディレク
トリと呼ばれ、値フィールドのすべての集合はキャッシ
ュ・エントリ・アレイと呼ばれる。
【０００７】一のキャッシュについて一のセット内のす
べてのブロックが一杯で、このキャッシュが「読取り」
にしろ「書込み」にしろ、このセットにマップされるよ
うな一のメモリ位置に対する何らかの要求を受信したと
き、このキャッシュは、このセット内に現在あるブロッ
クの１つを「追い出す」必要がある。このキャッシュ
は、追い出すべき（置換対象）ブロックを、当業者には
周知の手段（最低使用頻度（ＬＲＵ：least recently u
sed）、ランダム、疑似ＬＲＵアルゴリズム等）の１つ
で選択する。もし、選択されたブロック内のデータが変
更されていれば、そのデータは、メモリ階層内の次の下
位レベルに書込まれる。このレベルは、もう１つのキャ
ッシュ（Ｌ１またはオンボード・キャッシュの場合）か
もしれないし、メイン・メモリ（図１の２レベルのキャ
ッシュ階層に示すようなＬ２キャッシュの場合）かもし
れない。包括の原理から、メモリ階層内の次の下位レベ
ルには、書込まれた変更済みデータを保持するために利
用できるブロックが常に存在する。しかしながら、選択
されたブロック内のデータが変更されていなければ、こ
のブロックはただ放棄されるだけであり、メモリ階層内
の次の下位レベルに書込まれることはない。ブロックを
メモリ階層の１つのレベルから除去するこのプロセス
は、「追い出し」（eviction）として知られる。このプ
ロセスの終わりに、このキャッシュは、追い出されたブ
ロックのコピーをもはや保持しなくなる。
【０００８】プロセッサ上で実行される手順（プログラ
ム）の中には、限られた数のセット（コングルエンス・
クラス）を繰り返し使用してキャッシュ効率を低下させ
るものがある。言い換えると、ある手順により、コング
ルエンス・クラスの少数のメンバにおいて多数の追い出
しが生ぜられ、その際に他の多数のメンバが使用されな
い場合には、メモリ待ち時間の遅延が増加する。ストラ
イドと呼ばれるこの現象は、コングルエンス・クラスの
マッピング関数、及び特定の手順により主メモリ装置
（ＲＡＭ１６）内のメモリ・ブロックを割当てる方法に
関係する。特定の連想型キャッシュを使用する統計上の
利点は、このようなタイプの手順については失われる。
【０００９】時によっては失われる他の統計的な利点
は、命令用及びデータ用の別個のキャッシュ・ブロック
（命令キャッシュ２４及びデータ・キャッシュ２６等）
を与えることに関係する。代表的な処理装置では、命令
用及びデータ用に同数のＬ１キャッシュ・ブロックが与
えられるので、使用可能なキャッシュ・エントリの５０
％は、このＬ１レベルで命令用に使用でき、５０％はデ
ータ用に使用できる。Ｌ２キャッシュの場合は区別がな
い。つまり、Ｌ２レベルのキャッシュの１００％を命令
用に使用でき、１００％をデータ用に使用できる。しか
し、命令用及びデータ用に使用可能なブロックのこの比
率は、ある特定の手順についてはキャッシュを常に最大
限の効率で使用できるわけではない。アプリケーション
・ソフトウェアの多くは、分割型Ｉ／Ｄ（命令／デー
タ）キャッシュを備えたシステム上で実行されるときは
効率的に処理され、他のアプリケーションは、統合型キ
ャッシュ（全体的なキャッシュ空間が同じであるものと
する）を備えたシステム上で実行されるときは効率的に
処理される。Ｉ／Ｄキャッシュの比が、命令キャッシュ
操作とデータ・キャッシュ操作の実際の比率に特別に近
くはない場合にも、追い出しの数は許容できないほど大
きい。
【００１０】失われる可能性のある連想型キャッシュの
他の統計的利点は、所与のセット内に存在する追い出す
べきキャッシュ・ブロックを決定するためのキャッシュ
置換アルゴリズムに関係する。例えば８ウェイ連想型キ
ャッシュが使用できるＬＲＵ装置は、そのセットに関連
する７ビットのＬＲＵフィールドを調べる。プロセッサ
上で実行される手順の特定のサイクル周波数に起因し
て、この７ビットのＬＲＵアルゴリズムは、キャッシュ
が４ウェイ連想性または２ウェイ連想性を有する場合に
比較して、より多くのキャッシュ・ブロックを追い出す
ことになろう。
【００１１】ストライド条件または命令／データ（Ｉ／
Ｄ）比は、技術的アプリケーションによって異なること
があるので、連想型キャッシュを統計的に最適化するこ
とは困難である。例えば、デスクトップ・パブリッシン
グ・プログラム、在庫管理プログラム、空気力学モデリ
ング・プログラム、及びサーバ・プログラムでは、スト
ライド条件または命令操作とデータ操作との比がそれぞ
れ互いに異なることがある。従って、プロセッサ上で実
行される手順のタイプとは無関係に、その統計的利点を
より完全に最適化できるように、連想型キャッシュを設
計することが望ましく、且つ好都合である。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、コンピュータ・システムのプロセッサのための改良
されたキャッシュを提供することである。
【００１３】本発明の他の目的は、連想性に関して統計
的利点を最適化したキャッシュを提供することである。
【００１４】本発明の他の目的は、命令またはデータの
アクセスに関して統計的利点を最適化したキャッシュを
提供することである。
【００１５】本発明の他の目的は、キャッシュの置換
（追い出し）アルゴリズムに関して統計的利点を最適化
したキャッシュを提供することである。
【００１６】
【課題を解決するための手段】前述の目的は、プロセッ
サによって使用されるセット連想型キャッシュと、複数
の置換制御ビットを使用する置換アルゴリズムにより、
キャッシュ内の複数のキャッシュ・ブロックから追い出
すべき一のキャッシュ・ブロックを選択するためのキャ
ッシュ置換制御装置とを備えたコンピュータ・システム
において、キャッシュの操作を改良する方法を提供する
ことによって達成される。この方法は、一般には置換制
御ビットの数を動的に変更することにより、当該変更さ
れた数の置換制御ビットを使用する置換アルゴリズムに
よってキャッシュ内の一のコングルエンス・クラスにお
ける一のサブセットを選択するステップと、変更された
数の置換制御ビットに関連する１つ以上のランダム・ビ
ットを使用することにより、前記選択されたサブセット
内の特定のキャッシュ・ブロックを追い出すべきキャッ
シュ・ブロックとして選択するステップと、選択された
キャッシュ・ブロックをキャッシュから追い出すステッ
プとを含む。４ウェイ連想型キャッシュでは３つの変形
例が、８ウェイ連想型キャッシュでは４つの変形例が考
えられる。基本置換アルゴリズムは、ＬＲＵアルゴリズ
ムでよい。これにより、キャッシュ内で生じるストライ
ドからの追い出しを最適化することができる。
【００１７】前述の、並びに本発明の更なる目的、機構
及び利点が、以下の詳細な説明から明らかになろう。
【００１８】本発明は、処理装置のキャッシュによる操
作効率の向上を対象にしており、キャッシュ効率を改良
するいくつかの方法を提示する。１つの方法は、キャッ
シュ構造の連想性に関係する。これは１つのキャッシュ
４０の異なる状態を示す図２〜図４から理解できよう。
キャッシュ・コントローラ（図示せず）を含むことがで
きるキャッシュ４０は、連想性を与えるために複数のキ
ャッシュ・ラインが複数のセット（複数のコングルエン
ス・クラス）として配置される。図２に示したキャッシ
ュ４０の第１状態では、一のセット内に８つのキャッシ
ュ・ラインがある。例えば、セット１にキャッシュ・ラ
イン１〜８があり、セット２にキャッシュ・ライン９〜
１６等があり、これは８ウェイ連想性を意味する。キャ
ッシュ４０内の一のエントリは、種々の形式を有するこ
とができ、例えばアドレス・タグ・フィールド、状態
（Ｓ）ビット・フィールド、包括性（Ｉ）ビット・フィ
ールド及び値フィールドを有している。
【００１９】図２の静的イメージは、通常の８ウェイ連
想型キャッシュの利点を与えるが、本発明はさらに、図
３及び４に示すように、連想の適応性またはプログラム
可能性を与える。図３では、８ブロックを有する各セッ
トは、（セット１ａ、１ｂ、２ａ、及び２ｂを含む）２
つのサブセットにそれぞれ分割されている。これらのサ
ブセットの各々はそれぞれ４つのブロックを含むので、
キャッシュ４０のこの状態は４ウェイ連想性である。図
４では、これらのサブセットがさらに細分され、セット
当たり２つのブロックが作られる。つまり２ウェイ連想
性である。この作業は１ウェイ連想性にまで展開するこ
ともできる。またこの作業を、例えば８の代わりに１６
のように、最大のセット内のより多数のキャッシュ・ブ
ロックから始めることもできよう。
【００２０】キャッシュ４０の連想レベルを変更するこ
の能力は、キャッシュ４０がより効率よく動作すること
を可能にする。従来技術の項で述べたように、幾つかの
手順によっては、特定の連想サイズも一因になって、ス
トライド（すなわち、キャッシュが１つまたは２つのコ
ングルエンス・クラスにロール・インすること）が生じ
ることもある。これらの手順については、異なる連想サ
イズを使用することにより、ストライドをなくすか、ま
たは最小にすることができる。連想サイズを、異なるア
プリケーションに応じて最適化するためには、１つ以上
のプログラマブル・ビットを与え且つこれらのビットを
使用して所望の連想レベルを示すようにすればよい。例
えば、以下の表１は、図２〜図４の適応可能な連想機構
を実現するため、プログラム可能な２ビット機構（以下
「２ビット連想機構」と称す）がどのように用いられる
かを示す。
【表１】
【００２１】２ビット連想機構は、８ウェイ連想性を示
すため「００」に設定され、４ウェイ連想性を示すため
「０１」に設定され、２ウェイ連想性を示すため「１
０」に設定され、１ウェイ連想性（つまり直接マップ）
を示すため「１１」に設定される。このセットに必要な
細分は、基本セットの１つ以上の特定サブセットを適切
に使用するように、コングルエンス・クラスのマッピン
グ関数を変更することによって制御される。言い換える
と、２つのサブセット、１ａ及び１ｂ（図３）、は基本
セット１（図１）にあったキャッシュ・ラインのみを含
み、サブセット１ｃ及び１ｄ（図４）は、最初のサブセ
ット１ａにあったキャッシュ・ラインだけを含む。一定
数のキャッシュ・ラインを有するキャッシュ４０につい
ては、これは、コングルエンス・クラスの数がＮとＮ×
８の間で変化することを意味する。ただし、Ｎは基本マ
ッピング関数によって指示されるコングルエンス・クラ
スの最小数である。
【００２２】特定のサブセットを識別する方法は変更す
ることができる。メモリ・ブロックの完全アドレスの一
部を使用して、コングルエンス・クラスのマッピングを
洗練することができる。例えば、３２ビットの完全アド
レスは、図５に示すように、オフセット・フィールド、
コングルエンス・クラス・フィールド、及びアドレス・
タグ・フィールドの３つの部分に分けることができる。
オフセット・フィールドは、この例では６ビットで、実
際の命令またはデータに対応する値フィールド内のバイ
トの正確な位置を定義する。コングルエンス・クラス・
フィールドは、マッピング関数の入力オペランドとして
用いられ、メモリ・ブロックを基本セット、つまりセッ
ト１のような８ブロックを有するセットに割当てる。こ
の例では、８ウェイ連想性については、コングルエンス
・クラス・フィールドは１３ビットで、アドレス・タグ
も１３ビットである。しかし、コングルエンス・クラス
・フィールドは、他の連想レベルについては、アドレス
・タグからの他のビットを使用することで実効的に拡大
されるので、アドレス・タグ・フィールドは収縮するこ
とになる。４ウェイ連想性を実現するには、元のアドレ
ス・タグ・フィールド内の最後のビットを使用して、８
ブロックを有する基本セットをそれぞれ４ブロックの２
つの小さいサブセットに細分すればよい。同様に、２ウ
ェイまたは１ウェイ連想性を実現するには、元のアドレ
ス・タグ・フィールド内の最後のビットから２番目のビ
ット及び３番目のビットを使用して、それぞれのサブセ
ットをさらに細分すればよい。
【００２３】プログラム可能な連想性は、２ビット連想
機構を設定するハードウェアまたはソフトウェアのいず
れかにより実現できる。前者の実現形態では、一のロジ
ック装置がミス情報を収集し、予め定義された基準（例
えば、１つのコングルエンス・クラスに対する最大ミス
・レート、またはそれぞれのミス・レートが１つ以上の
しきい値を超える一定数以上のコングルエンス・クラ
ス）に基づいて、一の連想レベルを選択できる。この連
想性の管理は、動的に行うことができる。かくて、キャ
ッシュは、コンピュータ・システム上で実行中のアプリ
ケーションのタイプの変化等に起因する、プロセッサ上
で実行中の手順の性質変化に素早く応答できるようにな
る。これに代えて、手動的に選択できるよう１組の接続
ピンを使用することもできよう。ソフトウェアの実現形
態（プログラム命令）も同様に動作して、連想レベルを
調整する。ストライドが生じ得る手順を有することがわ
かっている特定のプログラムには、アプリケーション・
ソフトウェアを用意することができるが、このアプリケ
ーション・ソフトウェアは、ストライドに起因する余分
なメモリ待ち時間を少なくするため、２ビット連想機構
を既知の適切な値に設定できる。このアプリケーション
・ソフトウェアは、プログラムによって用いられる異な
るルーチンに基づいて連想レベルを間欠的に調整するこ
ともできよう。また、オペレーティング・システムを使
用して、アドレス要求を監視し、それぞれの手順が異な
る連想レベルでどれほど効率的に動作するかを予測した
後、最も効率の良い連想レベルを選択することもでき
る。この手法では、プログラムの実行途中であっても、
連想レベルが実時間的に調整される。
【００２４】前述のプログラム可能な連想性は、例え
ば、ある乗数に従ってコングルエンス・クラスの数を増
やすことによって、コングルエンス・クラスに影響を与
える１つの方法を与える。本発明に従ってキャッシュ効
率を改良する他の方法は、コングルエンス・クラスの異
なる側面、つまり、どのコングルエンス・クラスにどの
メモリ・ブロックを割当てるかを指定するマッピング関
数の側面に関係する。従来技術のマッピング手法は、モ
ジュロ型関数を伴うことが多いが、この関数の周期的な
性質は、ストライドの問題につながることがある。本発
明は、この問題を解決するために、完全アドレスまたは
部分アドレスを新たな固有アドレスにエンコードできる
マッピング関数を使用する。つまり、特定のコングルエ
ンス・クラスに対する特定のアドレスの任意の（予め定
義された）割当てが実現される。図６の例に示すよう
に、元の（完全な）３２ビット・アドレスの１０番目の
ビットは、エンコードされた３２ビット・アドレスの２
６番目のビットにシフトされ、元のアドレスの２６番目
のビットはエンコードされたアドレスの１８番目のビッ
トにシフトされ、元のアドレスの１８番目のビットはエ
ンコードされたアドレスの２２番目のビットにシフトさ
れ、元のアドレスの２２番目のビットはエンコードされ
たアドレスの１０番目のビットにシフトされる。この例
では、複数のアドレス・ビットを切り替えることによっ
て、特定のコングルエンス・クラスに対する特定のアド
レスの固有で且つ任意の割当てが実現される。
【００２５】また、コングルエンス・クラスのこのプロ
グラム可能性は、ハードウェアまたはソフトウェアの形
態でも実現できる。アプリケーション・ソフトウェア
は、キャッシュ／プロセッサに送られる前に、アドレス
の適切なエンコーディングを与えることができる。他
方、オペレーティング・システムは、メモリ・ブロック
の割当てを監視し、インタプリタを使用してハードウェ
アに送られるアドレスを変更することができる。こうし
た手法では、コングルエンス・クラスのメンバを間欠的
にまたは実時間的に調整できる。図７にハードウェアの
実現例を示す。プログラム可能な複数の５ビット・フィ
ールド５０が、エンコードすべき（完全または部分）ア
ドレス内の各ビットごとに１つずつ与えられる。これら
の５ビット・フィールド５０の各々は、対応する５／３
２デコーダ５２にそれぞれ接続され、各デコーダ出力
（３２本の線）は、対応するＡＮＤゲート・アレイ５４
（アレイ当たり３２個のＡＮＤゲート）にそれぞれ接続
される。ＡＮＤゲート・アレイ５４の出力（それぞれ３
２本の線）は、複数のＯＲゲート５６に分岐接続され
る。ＯＲゲート５６の各々は、各ＡＮＤゲート・アレイ
５４から１つの入力をそれぞれ受け取る。ＯＲゲート５
６の出力は、エンコードされたアドレス用のシフト値を
与える。このハードウェアは、プログラム可能な複数の
５ビット・フィールド５０について適切な値を選択する
ことによってプログラム可能なコングルエンス・クラス
を与える他に、予め定義された基準に基づいて、ミス情
報を収集し且つ任意のマッピング関数を選択する、とい
うように動的でもある。このハードウェアの実現形態で
は、コヒーレンシを保証するために、連想レベルを変更
する前にキャッシュのフラッシュが必要である。
【００２６】前述のプログラム可能なコングルエンス・
クラスは、先に述べたプログラム可能な連想性から独立
しているが、これらの２つを組み合わせて使用できる。
例えばプログラム可能な連想性は、２ビット連想機構を
設定してその連想レベルを最適化するために使用でき、
次に５ビットのエンコード・フィールドを使用するプロ
グラム可能なコングルエンス・クラスにより、追い出し
レートを小さくすることができる。
【００２７】本発明に従ってキャッシュ効率を改良する
他の方法は、命令対データに対するキャッシュの使用に
関係する。ＣＰＵキャッシング構造を実現したコンピュ
ータ・システムでは、命令及びデータの扱いが常に同じ
であるような統合型キャッシュとして、あるいは全体的
なキャッシュＲＡＭ空間の一部（普通は１／２）が命令
専用であり、残りがデータ専用であるような分割型Ｉ／
Ｄキャッシュとして、キャッシュを予め定義するのが普
通である。また、従来の分割型Ｉ／Ｄキャッシュ設計で
は、命令及びデータがそれぞれ専用する空間の比は一定
である（通常は５０：５０）。
【００２８】本明細書では、命令／データの分割比を、
程度を変えてプログラムできる新規なキャッシュ割当て
設計について述べる。ある実現例では、このプログラム
可能性は、ソフトウェアによる読取り及び書込みが可能
な２ビットＩ／Ｄ機構（以下「id_ratio」とも称す）に
より実現される。この機構の設定の定義は、代表例につ
いて表２に示されているが、本発明は、他のキャッシュ
比にも簡単に適応させることができる。
【表２】
【００２９】プログラム可能なＩ／Ｄ比は、連想型キャ
ッシュの置換アルゴリズムを変更することによって達成
される。以下の実現例では、キャッシュは８ウェイ連想
性を 有し（その８つのメンバはａ〜ｈと示している）、
７ビットのＬＲＵアルゴリズムが用いられる。この実現
例では、通常の置換対象（victim）の選択ロジックが次
のブール式で記述される。次のロジックは、従来技術に
従った７ビットのＬＲＵアルゴリズムを表す（これらの
ブール式で、記号「＾」は論理否定（反転）を表し、記
号「＆」は論理積を表し、記号「＋」は論理和を表
す）。 victim_is_member_a = ∧lru_bit(0) & ∧lru_bits(1) & ∧lru_bits(3); victim_is_member_b = ∧lru_bit(0) & ∧lru_bits(1) & lru_bits(3); victim_is_member_c = ∧lru_bit(0) & lru_bits(1) & ∧lru_bits(4); victim_is_member_d = ∧lru_bit(0) & lru_bits(1) & lru_bits(4); victim_is_member_e = ∧lru_bit(0) & ∧lru_bits(2) & ∧lru_bits(5); victim_is_member_f = ∧lru_bit(0) & ∧lru_bits(2) & lru_bits(5); victim_is_member_g = ∧lru_bit(0) & lru_bits(2) & ∧lru_bits(6); victim_is_member_h = ∧lru_bit(0) & lru_bits(2) & lru_bits(6); Ｉ／Ｄ比を変更するため、選択された置換対象は、「id
_ratio」の設定、及びＣＰＵが命令の読取り（i_read）
またはデータの読取り（∧i_read）のどちらを要求して
いるかに依存して、次のように特定のコングルエンス・
クラス・メンバだけに限定される。 d50_mode = (id_ratio = "01"); i50_mode = (id_ratio = "10"); gate_abcd = ∧((d50_mode & ∧i_read)+(i50_mode & i_read))
【００３０】もし「gate_abcd」信号が「１」であれ
ば、コングルエンス・クラスのメンバａ〜ｄのいずれか
を置換対象として使用できる。他方、「gate_abcd」が
「０」であれば、コングルエンス・クラスのメンバｅ〜
ｈのいずれかを置換対象として使用しなければならな
い。従って、置換対象の選択式は次に示すように変更さ
れる。 victim_is_member_a = gate_abcd & ∧lru_bit(0) & ∧lru_bits(1) & ∧lru_bi
ts( 3); victim_is_member_b = gate_abcd & ∧lru_bit(0) & ∧lru_bits(1) & lru_bits
(3 ); victim_is_member_c = gate_abcd & ∧lru_bit(0) & lru_bits(1) & ∧lru_bits
(4 ); victim_is_member_d = gate_abcd & ∧lru_bit(0) & lru_bits(1) & lru_bits
(4) ; victim_is_member_e = (∧gate_abcd + lru_bit(0)) & ∧lru_bits(2) & ∧lru_
bit s(5); victim_is_member_f = (∧gate_abcd + lru_bit(0)) & ∧lru_bits(2) & lru_bi
ts (5); victim_is_member_g = (∧gate_abcd + lru_bit(0)) & lru_bits(2) & ∧lru_bi
ts (6); victim_is_member_h = (∧gate_abcd + lru_bit(0)) & lru_bits(2) & lru_bits
( 6);
【００３１】前述の本発明の使用例として、「id_rati
o」が「０１」の場合を考える。この場合、ＣＰＵが命
令の読取りを要求していれば、「gate_abcd」は「１」
であり、コングルエンス・クラスの８つのメンバａ〜ｈ
のうちいずれかを置換対象として選択できる。他方、Ｃ
ＰＵがデータの読取りを要求していれば、メンバｅ〜ｈ
のうちいずれかを置換対象として選択しなければならな
い。その結果、命令を格納するためにキャッシュ全体を
使用できるが、データを格納するためにはキャッシュの
５０％しか使用できない。従って、このモードでは、キ
ャッシュは命令の方へ「重み付け」されることになる。
前述の例は、命令／データの相対的なキャッシュ・ブロ
ック使用比として、２：１、１：１、及び１：２を示
す。使用可能なキャッシュの量を１２．５％増加するこ
とによって、他の相対使用比（例えば、３：１、４：
１、８：１等）も可能である。１２．５％、２５％、３
７．５％、５０％、６２．５％、７５％、８７．５％ま
たは１００％の相対使用率を得るためには、３ビットＩ
／Ｄ機構が用いられる。
【００３２】この新規なキャッシュ割当て設計は、プロ
グラム可能な命令／データの分割比を与える。これによ
り、アプリケーション・ソフトウェアまたはオペレーテ
ィング・システムは、性能を最適化するため、キャッシ
ュ内の命令対データの重み付けを実時間的に調整するこ
とができる。Ｉ／Ｄキャッシュの比の設定は、いつでも
変更でき、ソフトウェアによってＣＰＵ及びキャッシュ
の状態を最初に保存することを必要としない。この手法
は、命令の読取り対データの読取りの相対量を監視する
ことによって、ハードウェアでも実現できる。置換対象
を選択するためのＬＲＵアルゴリズムに従った選択ロジ
ックを除くと、キャッシュ・コントローラ・ロジック
は、どのＩ／Ｄ比モードが使われているかに無関係に、
同じように機能する。このプログラム可能性は、どのタ
イプのキャッシュ（インライン、ルックアサイド、ライ
トスルー等）でも使用できるよう適応化できる。前述の
本発明の実現例は、８ウェイ連想型キャッシュを使用す
るが、本発明は、程度に無関係に任意の連想性（２ウェ
イ以上）に適用可能である。また前述の実現例は、７ビ
ットのＬＲＵアルゴリズムを用いるが、本発明は他のＬ
ＲＵアルゴリズムにも適用できる。置換対象を選択する
ための選択ロジックを、変更可能なＩ／Ｄの重み付けを
達成する手段として使用することによって、かなり少な
いロジック回路でも本発明を実現可能である。
【００３３】本発明に従って、キャッシュ効率を改良す
る他の方法は、２つの値クラス（命令またはデータ）の
相対的なキャッシュ使用率を調整するのとは異なる方法
で、キャッシュ・ブロックを追い出すメカニズムに関係
する。キャッシュ効率を改良するために前述の手法を採
用したとしても、或るレベルのストライドが依然として
生じることがある。これは、特にメモリ・ブロックとそ
れぞれのキャッシュ・ブロックの割当ての間で起こる周
期的なパターンに起因する。これらの場合、キャッシュ
置換アルゴリズム（ＬＲＵ等）をさらに変更して、非効
率で周期的な追い出しを解消し、従ってストライドを少
なくする定義されたランダムネス要素を導入する方法を
提供できる。
【００３４】本発明のこの側面の１つの実施例を図８に
示す。キャッシュ６０は、その構成要素として、さまざ
まな値を格納するためのキャッシュ・エントリ・アレイ
６２と、これらのエントリを追跡するためのキャッシュ
・ディレクトリ６４と、ランダムネス要素により選択的
に変更されたＬＲＵアルゴリズムを使用する置換制御装
置６６を含む。この実施例では、ランダムネス要素を導
入するため、置換制御装置６６の４つの変形例が考えら
れる。最初の変形例６８では、ランダム化が導入されな
いときは、７つのＬＲＵビットを使用して８ブロックを
有する一のセット（つまり、８ウェイ連想型キャッシュ
を想定）から最低使用頻度（ＬＲＵ）のキャッシュ・ブ
ロックが選択され、ランダマイザのために追加ビットを
必要としない。
【００３５】わずかなランダム化が望ましい場合は、第
２変形例７０で、少量のランダムネスを導入することに
よって、置換アルゴリズムが変更される。所与のコング
ルエンス・クラス（キャッシュ・セット）内で、４つの
サブクラス（サブセット）から最初に１つのサブクラス
の選択を行うために、ＬＲＵビットは３つしか用いられ
ない。ただし、各サブクラスは、このコングルエンス・
クラスの４分の１（８ウェイ連想型キャッシュの場合は
２つのブロック）を含む。この２メンバのサブクラスが
選択された後、１つのランダム・ビットを使用して、そ
のサブクラス内の２つのブロックのうち１つが選択され
る。ランダムネスを増やすことが求められる場合は、第
３変形例７２として、１つのＬＲＵビットを使用して、
元のコングルエンス・クラスが２つのサブクラス（８ウ
ェイ連想型キャッシュの場合はそれぞれ４ブロック）に
分割され、そして２つのランダム・ビットを使用して、
サブクラスの４つのメンバのうち１つが選択される。最
後の変形例７４では、ＬＲＵビットは用いられず、３つ
のランダム・ビットにより、８メンバのクラス内で置換
対象に相当するブロックが完全に決定される。
【００３６】図８では、ＬＲＵ及びランダム・ブロック
は別々に示してあるが、これらを１つの７ビット・フィ
ールドに組み合わせることもできる。言い換えると、こ
のフィールドは、完全に変形例６８のために用いられる
が、このフィールドの４ビットだけが変形例７０（３つ
のＬＲＵビットと１つのランダム・ビット）及び７２
（１つのＬＲＵビットと２つのランダム・ビット）で用
いられ、このフィールドの３ビットだけが変形例７４で
用いられる。
【００３７】図８の例は８ウェイ連想型キャッシュの場
合であるが、当業者には明らかなように、本発明は他の
セット・サイズにも適用できる。例えば４ウェイ連想型
キャッシュでは、３つの変形例が考えられる。第１変形
例は、３つのＬＲＵビットを使用し、ランダム・ビット
は使用しない。第２変形例は、１つのＬＲＵビット及び
１つのランダム・ビットを使用する。第３変形例は、Ｌ
ＲＵビットは使用せず、２つのランダム・ビットを使用
する。２ウェイ連想型キャッシュでは、２つの変形例が
考えられる。第１変形例は、１つのＬＲＵビットを使用
し、ランダム・ビットは使用しない。第２変形例は、Ｌ
ＲＵビットは使用せず、１つのランダム・ビットを使用
する。このような可変ランダムネスは、追い出しを最適
化するもう１つの方法であり、前述のプログラム可能な
連想性、プログラム可能なコングルエンス・クラス、及
びプログラム可能なＩ／Ｄ比のいずれにも使用できる。
【００３８】ここで述べた改良されたキャッシュは、オ
ンボード（Ｌ１）キャッシュとして、または下位レベル
・キャッシュ（Ｌ２等）として使用できる。キャッシュ
のこのような構成は、キャッシュ階層のただ１つのキャ
ッシュ・レベル、または限られた数のキャッシュ・レベ
ルでしか使用できない場合もあるが、当業者には明らか
なように、性能面の利点を最大にするように、すべての
キャッシュ・レベルについてこの構成を使用することも
望ましい。本発明は、一般にはシングル・プロセッサの
コンピュータ・システム並びにマルチプロセッサのコン
ピュータ・システムに適用できる。
【図面の簡単な説明】
【図１】従来技術のマルチプロセッサ・コンピュータ・
システムのブロック図である。
【図２】連想型キャッシュの連想性を変更する新規な方
法を示す図である。
【図３】連想型キャッシュの連想性を変更する新規な方
法を示す図である。
【図４】連想型キャッシュの連想性を変更する新規な方
法を示す図である。
【図５】アドレス・タグからのビットを使用して追加ク
ラスを作成するようにコングルエンス・クラスの基本マ
ッピングを変更することにより、図２〜図４に示したよ
うなプログラム可能な連想性を与える方法を示す図であ
る。
【図６】アドレス・ビットを切り替えて特定のコングル
エンス・クラスに特定のアドレスを任意に割当てられる
ようにすることにより、プログラム可能なコングルエン
ス・クラスを与える新規な方法を示す図である。
【図７】完全アドレス内の各ビットごとにエンコード値
を使用して、図６に示したようなプログラム可能なコン
グルエンス・クラスを与える１つのハードウェア実現例
の概略図である。
【図８】ＬＲＵアルゴリズム内にランダムネスの要素を
程度を変えて導入できる置換制御装置を有する新規なキ
ャッシュのブロック図である。
【符号の説明】
４０、６０ キャッシュ ５０ プログラム可能な５ビット・フィールド ５２ ５／３２デコーダ ５４ ＡＮＤゲート・アレイ ５６ ＯＲゲート・アレイ ６８、７０、７２、７４ キャッシュ置換制御装置の変
形例
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオ・ジェームズ・クラーク アメリカ合衆国78628、テキサス州ジョ ージタウン、ラ・クインタ・ドライブ 30514 (72)発明者 ジョン・スティーブン・ドッドソン アメリカ合衆国78660、テキサス州フェ ラガービル、ベル・ロック・サークル 1205 (72)発明者 ジェリー・ドン・リュイス アメリカ合衆国78681、テキサス州ラウ ンド・ロック、アローヘッド・サークル 3409 (56)参考文献 特開 昭60−163147（ＪＰ，Ａ) 特開 昭62−152052（ＪＰ，Ａ) 特開 昭56−22280（ＪＰ，Ａ) 特開 昭59−3773（ＪＰ，Ａ) 特開 平４−92941（ＪＰ，Ａ) 特開 昭57−138080（ＪＰ，Ａ) 特開 平２−191053（ＪＰ，Ａ) 特開 昭63−53661（ＪＰ，Ａ) 特開 平６−110782（ＪＰ，Ａ) 特開 平４−233643（ＪＰ，Ａ) 特開 平４−181446（ＪＰ，Ａ) 特表 平８−504042（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/12 505 G06F 12/12 551 G06F 12/08 507 G06F 12/08 511 G06F 12/08 523

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】プロセッサによって使用されるセット連想
    型キャッシュと、複数の置換制御ビットを使用する置換
    アルゴリズムにより、前記キャッシュ内の複数のキャッ
    シュ・ブロックから追い出すべき一のキャッシュ・ブロ
    ックを選択するためのキャッシュ置換制御装置とを備え
    たコンピュータ・システムにおいて、 前記置換制御ビットの数を動的に変更することにより、
    当該変更された数の置換制御ビットを使用する前記置換
    アルゴリズムによって前記キャッシュ内の一のコングル
    エンス・クラスにおける一のサブセットを選択するステ
    ップと、 前記変更された数の置換制御ビットに関連する１つ以上
    のランダム・ビットを使用することにより、前記選択さ
    れたサブセット内の特定のキャッシュ・ブロックを追い
    出すべきキャッシュ・ブロックとして選択するステップ
    と、 前記選択されたキャッシュ・ブロックを前記キャッシュ
    から追い出すステップと、 を含む、キャッシュの操作を改良する方法。
  2. 【請求項２】前記置換アルゴリズムがＬＲＵアルゴリズ
    ムを含む、請求項１記載の方法。
  3. 【請求項３】前記キャッシュがｎウェイのセット連想型
    キャッシュであり、 前記置換制御ビットの数がｎ−１に等しい、 請求項２記載の方法。
  4. 【請求項４】プロセッサと、主 メモリ装置と、 前記プロセッサ及び前記主メモリ装置に接続され、前記
    主メモリ装置の複数のアドレスに対応する複数のメモリ
    ・ブロックを格納する複数のキャッシュ・ブロックを有
    するセット連想型キャッシュと、 前記キャッシュ内の複数のキャッシュ・ブロックから追
    い出すべき一のキャッシュ・ブロックを選択する手段を
    有するキャッシュ置換制御装置とを備え、 前記キャッシュ置換制御装置が、 前記置換アルゴリズムによって前記キャッシュ内の一の
    コングルエンス・クラスにおける一のサブセットが選択
    されるように、前記置換制御ビットの数を動的に変更す
    る手段と、 前記選択されたサブセット内の特定のキャッシュ・ブロ
    ックが追い出すべきキャッシュ・ブロックとして選択さ
    れるように、前記変更された数の置換制御ビットに関連
    する１つ以上のランダム・ビットを使用する手段と、 前記選択されたキャッシュ・ブロックを前記キャッシュ
    から追い出す手段と を含む、コンピュータ・システム。
  5. 【請求項５】前記置換アルゴリズムがＬＲＵアルゴリズ
    ムを含む、請求項４記載のコンピュータ・システム。
  6. 【請求項６】前記キャッシュがｎウェイのセット連想型
    キャッシュであり、 前記置換制御ビットの数がｎ−１に等しい、 請求項５記載のコンピュータ・システム。
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