JP2000113677A - キャッシュメモリ装置およびキャッシュメモリ装置の制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 書き込みデータが既にメモリに保存されてい
るデータと同一であっても同一データの書き込みが実施
されてしまい、メモリ書き込み時の消費電力が増大する
といった課題がある。 【解決手段】 キャッシュメモリ３１に所定のデータを
書き込む場合に、このデータを直前に読み出したデータ
と比較し、反転するビット以外については、データ入出
力部を非活性化することにより、このキャッシュメモリ
３１へのデータの書き込み動作における消費電力を削減
することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭを用いた
キャッシュメモリ装置に関し、特に、メモリへのデータ
の書き込み時の平均的な消費電力を削減できるキャッシ
ュメモリ装置およびキャッシュメモリ装置の制御方法に
関する。

【０００２】

【従来の技術】従来、この種のＳＲＡＭを用いたキャッ
シュメモリ装置は、図２に示す構成がとられる。一般
に、キャッシュＳＲＡＭへの書き込みが行われるのは、
次の（Ａ）〜（Ｃ）の３通りである。 （Ａ）キャッシュＳＲＡＭからの読み出しがミスして、
メインメモリからデータを読み出し、そのデータをキャ
ッシュＳＲＡＭへ書き込む場合。 （Ｂ）キャッシュＳＲＡＭへの書き込みがヒットしたと
き。 （Ｃ）キャッシュＳＲＡＭへの書き込みがミスしたと
き。

【０００３】（Ａ）の動作は図２によって示される。図
２において括弧に囲まれた数字によって示されているの
は、各信号線のビット幅の一例である。括弧によって囲
まれた数字が示されていない信号線のビット幅は、１ビ
ットである。まず、ＣＰＵ２が、メモリ読み出しアドレ
ス１０をキャッシュコントローラ４へ送る（図２では３
２ｂｉｔ）。キャッシュコントローラ４内部で読み出し
アドレス１０はデコードされる。すなわち、図２に示す
例では、下位２ビットがバイトオフセットアドレス、続
く下位２ビットがブロックオフセットアドレス１１、続
く１５ビットはインデックスアドレス１２、上位の１３
ビットはタグアドレス１３というように分割される。

【０００４】インデックスアドレス１２は、キャッシュ
ＳＲＡＭ５１にとってはアドレス信号として入力され
る。キャッシュＳＲＡＭ５１は、メインメモリ３よりも
遥かに高速動作でなければ図２に示すキャッシュシステ
ム全体として実効的な動作速度の向上が見込めない。こ
のため、インデックスアドレス１２が入力されると、無
効ビット２０、タグデータ２１およｂキャッシュデータ
５４を同時に並行して読み出す必要がある。図２では、
キャッシュデータ５４だけがフリップフロップ回路５２
を介してキャッシュコントローラ４へ出力する構成と描
かれているが、無効ビット２０やタグデータ２１もフリ
ップフロップ回路を介してもよい。

【０００５】読み出されたデータのうちタグデータ２１
は、キャッシュコントローラ４内部の比較器６に、タグ
アドレス１３と共に入力される。比較器６は、キャッシ
ュＳＲＡＭ５１からのタグデータ２１とタグアドレス１
３のそれぞれ対応する全ビット（図２では１３ビット）
を比較する。そして、比較器６は、比較器出力信号１９
（１ビット幅）として両者が等しければ論理値”１”を
出力し、両者が１ビットでも異なっておれば論理値”
０”を出力する。

【０００６】また、２入力ＡＮＤゲート８は、比較器出
力信号１９とキャッシュＳＲＡＭの無効ビット２０を入
力とし、ミス／ヒット信号１８を出力する。比較器出力
信号１９の値が論理値”０”であるか、あるいはキャッ
シュＳＲＡＭの無効ビットが論理値”０”ならば、ミス
／ヒット信号１８は論理値”０”となり、このキャッシ
ュＳＲＡＭの読み出しはミスしたことになり、前述の動
作（Ａ）に相当することになる。

【０００７】逆にミス／ヒット信号１８が論理値”１”
であれば、所望のデータがキャッシュＳＲＡＭ５１内に
存在していたことになり、この時点で既にフリップフロ
ップ回路５２に読み出されているキャッシュデータ２４
を、キャッシュコントローラ４内のメインコントローラ
５を介して４：１マルチプレクサ７へ転送する。４：１
マルチプレクサ７は、ブロックオフセットアドレス１１
の値によって、１２８ビットのマルチプレクサ入力デー
タ１７のうち、いずれか３２ビットをＣＰＵ２へＣＰＵ
入力データ１６として送る。

【０００８】さて、動作（Ａ）のキャッシュ読み出しミ
スの場合、キャッシュコントローラ４はアドレス信号１
４をメインメモリ３に出力しデータ読み出しを行うと共
に、ＣＰＵ２に対しＨＡＬＴ信号１５を出力してＣＰＵ
２を一時停止させる。メインメモリ３からの読み出しデ
ータ２５は、キャッシュコントローラ４内の４：１マル
チプレクサ７にマルチプレクサ入力データ１７として転
送されると同時に、キャッシュＳＲＡＭ書き込みデータ
２４としてキャッシュＳＲＡＭ５１に送られる。４：１
マルチプレクサ７は、ブロックオフセットアドレス１１
の値によって、１２８ビットのマルチプレクサ入力デー
タ１７のうち、いずれか３２ビットをＣＰＵ２へＣＰＵ
入力データ１６として送る。このときキャッシュコント
ローラ４はＣＰＵ２に対するＨＡＬＴ信号１５を解除す
る。

【０００９】一方、キャッシュＳＲＡＭ５１は、キャッ
シュコントローラ４からの書き込みイネーブル信号ＷＥ
２２とチップイネーブル信号ＣＥ２３によって、書き込
みモードに設定される。キャッシュＳＲＡＭ書き込みデ
ータ２４は、フリップフロップ回路５２を介してキャッ
シュＳＲＡＭ書き込みデータ５３となり、キャッシュＳ
ＲＡＭ５１へ実際に書き込まれて動作終了となる。

【００１０】以上の要点を繰り返すと、ＣＰＵ２がメモ
リに対してアクセスするには、読み出し動作または書き
込み動作に関わらず、まず所望のメモリアドレス１０が
指し示すデータがキャッシュＳＲＡＭ５１内に存在する
かどうかを調べる。このため、必ず無効ビット２０とタ
グデータ２１を最初に読み出さなければならない。その
上、前述のようにキャッシュＳＲＡＭ５１は高速動作が
必須なため、無効ビット２０とタグデータ２１の読み出
し時に、キャッシュデータ５４を同時に読み出さなけれ
ばならない。そして、このキャッシュデータ５４は、フ
リップフロップ回路５２に記憶・保持される。

【００１１】上述の動作（Ａ）に示したように、キャッ
シュＳＲＡＭ５１への実際の書き込み動作は、この同時
読み出しの後に同一アドレスに対し実行される。ここで
は詳しく述べないものの、動作（Ｂ）、動作（Ｃ）につ
いても同様に、無効ビット２０、タグデータ２１、キャ
ッシュデータ５４の同時読み出しの後、同一アドレスに
対しキャッシュＳＲＡＭ５１への実際の書き込み動作が
行われる。

【００１２】従来のメモリは、メモリセルに対して書き
込みまたは読み出し動作が実行されると、次のアクセス
動作に備えるため、ビット線を所定の初期電圧に戻して
いる。ビット線の寄生容量が大きいためこの電位の初期
化に多大な電力が消費される。特に書き込み動作ではビ
ット線の振幅が大きいため電力消費が大きくなる。しか
し、次にメモリのどのアドレスがアクセスされるか、読
み出し動作なのか書き込み動作なのかを事前に予測でき
ないためこの初期化時の電力消費は避けられないものと
されていた。

【００１３】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ装置において、次のような課題があった。す
なわち、キャッシュメモリの所定のアドレスに論理値
「０」または「１」が記憶されている場合、この所定の
アドレスと同一のアドレスに同一の論理値「０」または
「１」を書き込むとき、同一の論理値を書き込む動作な
ので実際は不要の動作であるにも関わらず書き込み動作
が行われてしまう。このため、キャッシュメモリ内のラ
イトドライバがビット線を駆動してしまい、その次の初
期化動作のときに多大な電力が消費されてしまう。従来
の技術に示したように、殊にキャッシュメモリへの書き
込み動作では、必ず書き込み動作の直前に同一アドレス
に対し、読み出し動作を行う必要があり、その読み出し
値は、フリップフロップ回路に記憶されている。これは
他のメモリには見られない特徴である。

【００１４】つまり、従来の技術に示したキャッシュ用
のメモリに限定すれば、既に記憶されている論理値に同
一の論理値を書き込もうとしているのか、あるいは異な
る論理値を書き込もうとしているかを事前に判別するこ
とが可能であるにも関わらず上記の電力消費を容認して
いる。

【００１５】本発明は、上記課題にかんがみてなされた
もので、ＳＲＡＭを用いたキャッシュメモリへの書き込
み動作を制御することにより、このメモリ書き込み時の
平均的な消費電力の低減を図ることが可能なキャッシュ
メモリ装置およびその制御方法の提供を目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１にかかる発明は、キャッシュＳＲＡＭのデ
ータ入出力部所定のデータ単位毎に、ＳＲＡＭのデータ
入出力部（例えば、ビット線）の活性化／非活性化を制
御する。

【００１７】そのために、この発明によれば、キャッシ
ュメモリから最新に読み出したデータの内容を格納する
データ格納手段と、上記キャッシュメモリにデータの書
き込み動作を実行する場合に、この書き込み動作を実行
するデータの内容と上記データ格納手段に格納されてい
るデータの内容との整合性をデータ単位ごとに判定する
データ整合性判定手段と、この整合性判定手段におい
て、不整合と判定されたデータ内容に対応するデータ単
位についてのみ、データの書き込み動作を実行する際
に、データ入出力部を活性化させるデータ書き込み手段
とを具備する構成としてある。すなわち、このデータ書
き込み手段は、整合と判定されたデータ単位について
は、データの書き込み動作を実行する際に、データ入出
力部を非活性化させる。

【００１８】上記のように構成した請求項１にかかる発
明においては、上記データ格納手段は、メモリから最新
に読み出したデータの内容を格納する。そして、上記整
合性判定手段は、上記メモリにデータを書き込み動作を
実行する場合に、この書き込み動作を実行するデータの
内容と上記データ格納手段に格納されているデータの内
容との整合性をデータ単位ごとに判定する。この整合性
の判定の結果、上記データ書込手段は、上記整合性判定
手段において不整合と判定されたデータ内容についての
み上記メモリに書き込み動作を実行する。

【００１９】すなわち、メモリにデータを書き込み動作
を実行する場合、メモリから最新に読み出したデータ内
容と、この書き込むデータを比較し、不整合、つまり、
データ内容が変化している部分ついてのみ書き込み動作
を実行するため、この書き込み動作ならびにその次のビ
ット線電位初期化動作に伴う消費電力の低減を図ること
が可能になる。また、上記データは、メモリに書込まれ
るあらゆるデータを包含するものであり、インデックス
データであってもよいし、キャッシュデータであっても
よい。

【００２０】また、上記データ格納手段の構成の一例と
して、請求項２にかかる発明は、請求項１に記載のキャ
ッシュメモリ装置において、上記データ格納手段は、メ
モリから最新に読み出したデータの内容をビット単位に
より記憶するフリップフロップ回路を備える構成として
ある。上記のように構成した請求項２にかかる発明にお
いて、上記データ格納手段が備えるフリップフロップ回
路は、データのビット数に対応するとともに、このフリ
ップフロップ回路において、キャッシュメモリから読み
出したデータを記憶するとともに保持する。

【００２１】さらに、上記整合性判定手段が比較を実行
するデータ単位の一例として、請求項３にかかる発明
は、請求項１または請求項２に記載のキャッシュメモリ
装置において、上記データ単位は、複数ビットからなる
データにおける１ビット単位であるとともに、上記整合
性判定手段は、この１ビット毎にデータの比較を実行す
る構成としてある。上記のように構成した請求項３にか
かる発明においては、上記整合性判定手段は、データ格
納手段に格納されているキャッシュメモリから最新に読
み出したデータ内容と、このキャッシュメモリに書込み
を行うデータの内容を比較する場合に、これらのデータ
は複数のビットにより構成されているため、１ビット単
位毎にデータの内容の比較を実行する。

【００２２】さらに、上記データ書込手段の構成の一例
として、請求項４にかかる発明は、請求項１〜請求項３
のいずれかに記載のキャッシュメモリ装置において、上
記データ書込手段は、上記整合性判定手段が不整合であ
ると判定したビットに対応するメモリ書込み線を活性化
するとともに、キャッシュメモリのメモリセルの状態を
遷移させる構成としてある。上記のように構成した請求
項４にかかる発明においては、上記データ書込手段は、
上記整合性判定手段が不整合であると判定したビットに
対応するメモリ書込み線を活性化することにより、キャ
ッシュメモリのメモリセルの状態を遷移する。すなわ
ち、メモリセルの論理値を”０”から”１”に、また
は、”１”から”０”に遷移する。

【００２３】さらに、上記データ書込手段の構成の一例
として、請求項５にかかる発明は、請求項１〜請求項４
のいずれかに記載のキャッシュメモリ装置において、上
記データ書込手段は、メモリのメモリセルの状態を遷移
させると、この遷移させた書込みデータを上記キャッシ
ュメモリの最新データとして、上記データ格納手段に格
納する構成としてある。上記のように構成した請求項５
にかかる発明においては、上記データ書込手段は、キャ
ッシュメモリのメモリセルの状態を遷移させると、この
遷移させた書込みデータを上記キャッシュメモリの最新
データとして、上記データ格納手段に格納する。

【００２４】上述したように、メモリに所定のデータを
書き込む場合に、格納されているこのメモリから最新に
読み出したデータと、書き込むデータを比較し、変化が
あったビットのみをメモリに書き込む手法は実体のある
装置に限定される必要はなくその方法としても機能する
ことは容易に理解できる。

【００２５】そこで、請求項６にかかる発明は、キャッ
シュメモリから最新に読み出したデータの内容を格納す
る工程と、上記キャッシュメモリに所定のデータの書き
込み動作を実行する場合に、この書き込み動作を実行す
るデータの内容と上記データ格納手段に格納されている
データの内容との整合性をデータ単位ごとに判定する工
程と、この整合性判定手段において、不整合と判定され
たデータ内容に対応するデータ単位についてのみ、デー
タの書き込み動作を実行する際に、データ入出力部を活
性化させる工程とを具備する構成としてある。すなわ
ち、必ずしも実体のある装置に限らず、その方法として
も有効であることに相違はない。

【００２６】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明のキャッシュＳＲ
ＡＭ３１と、それを取り巻くマイクロプロセッサー（Ｃ
ＰＵ）２、キャッシュコントローラ４およびメインメモ
リ３とを含めたキャッシュメモリシステムの構成を示し
たブロック図である。図１中の括弧内の数字は、各信号
線のビット幅の一例を示しており、括弧が記載されてい
ない信号線は１ビット幅である。それぞれのビット幅は
あくまで一例であり、この構成に限定されるものではな
い。

【００２７】ＣＰＵ２からキャッシュコントローラ４へ
はメモリアドレス線１０が接続されている。キャッシュ
コントローラ４からＣＰＵ２へは、データ線１６とホー
ルト信号ＨＡＬＴ１５が接続されている。キャッシュコ
ントローラ４からキャッシュＳＲＡＭ３１へは、キャッ
シュアドレス信号１２、書き込みイネーブル信号ＷＥ２
２、チップイネーブル信号ＣＥ２３が接続され、データ
信号２４が双方向接続されている。キャッシュコントロ
ーラ４からメインメモリ３へはアドレス信号１４が接続
される。メインメモリ３からキャッシュコントローラ４
へは、データ信号２５が接続される。

【００２８】なお、キャッシュメモリシステムには、Ｃ
ＰＵ２からキャッシュコントローラ４への制御信号など
図１には示されない他の信号も存在するが、以降の説明
において本発明と関連が薄いので省略する。

【００２９】本発明のキャッシュＳＲＡＭ３１では、チ
ップイネーブル信号ＣＥに相当する信号を入出力部１ビ
ットごとに内部信号として新たに設け、ＢＥ（ビットイ
ネーブル）信号と呼ぶことにする。ＢＥ信号によって、
１ビット毎にライトドライバなどのＳＲＡＭ入出力部を
活性化して動作許可（ＢＥ＝論理値”１”）、または、
不活性化して動作不許可（ＢＥ＝論理値”０”）を制御
可能とする。

【００３０】そのために、この実施の形態では、キャッ
シュＳＲＡＭ３１のデータ入出力フリップフロップ３２
をデータ格納手段として、これに、キャッシュＳＲＡＭ
３１から最新に読み出したデータの内容を格納する。

【００３１】そして、このデータ入出力フリップフロッ
プ３２の出力４５（つまり直前にキャッシュＳＲＡＭ３
１から読み出された値）と、キャッシュＳＲＡＭ内部へ
これから書き込むためのデータ４６との、入力としてそ
れぞれ対応する１ビット毎の整合性を判定するために、
排他的論理和を求める２入力ＥＸＯＲゲート３４（図１
では１２８ビット幅）を、整合性判定手段として設け
る。

【００３２】さらに、この２入力ＥＸＯＲゲート３４の
出力４４の各ビットと、キャッシュコントローラ４から
のチップイネーブル信号ＣＥ２３（１ビット）を入力と
する２入力ＡＮＤゲート３３（図１では１２８ビット
幅）を、データ書き込み手段として設ける。この２入力
ＡＮＤゲート３３の出力４３は、キャッシュＳＲＡＭ３
１内部でビットイネーブル信号ＢＥ４３として接続され
る。

【００３３】なお、キャッシュＳＲＡＭ３１の内部構成
以外の構成、例えば、キャッシュコントローラ４やＣＰ
Ｕ２やメインメモリ３は従来の構成と同一である。ま
た、それらの詳細な構成・動作は本明細書において示さ
れた構成・動作に限定されるものではない。

【００３４】次に、上記のように構成した本実施形態に
おいてキャッシュメモリ３１に対して所定のデータの読
み出し動作を実行し、従来例の動作の説明と同様、読み
出しミスが発生した場合、すなわち、所望のデータがキ
ャッシュメモリ３１内に存在しなかった場合の動作につ
いて説明する。同図において、ＣＰＵ２は、メモリ読み
出しアドレス１０をキャッシュコントローラ４に送出す
る。そして、キャッシュコントローラ４の内部では、こ
のメモリ読み出しアドレス１０が、下位２ビットがバイ
トオフセットアドレス、続く下位２ビットがブロックオ
フセットアドレス１１、続く１５ビットがインデックス
アドレス１２、そして、上位１３ビットがタグアドレス
１３に分割される。そして、インデックスアドレス１２
はキャッシュメモリ３１にキャッシュアドレス信号１２
として入力される。

【００３５】ここで、キャッシュコントローラ４は、高
速動作を実現するため、キャッシュメモリ３１から無効
ビット２０と、タグデータ２１と、キャッシュデータ４
２とを同時に並行して読み出しを実行する。本実施形態
においては、キャッシュコントローラ４はキャッシュデ
ータ４２の読み出しにおいてのみデータ入出力フリップ
フロップ３２を介する構成を採用しているが、もちろ
ん、この構成に限定されるものではなく、無効ビット２
０およびタグデータ２１の読み出しについてもデータ入
出力フリップフロップ３２を介する構成にしてもかまわ
ない。

【００３６】読み出されたデータのうちタグデータ２２
は、キャッシュコントローラ３０内部の比較器６にタグ
アドレス１３とともに入力される。そして、比較器６は
キャッシュメモリ３１からのタグデータ２１と、上述し
たタグアドレス１３のそれぞれ対応する全ビットを比較
し、比較器出力信号１９として、両者が等しければ論理
値”１”を両者が１ビットでも異なっていれば論理値”
０”を出力する。また、２入力論理積ゲート８は、比較
器出力信号１９と、キャッシュメモリ３１の無効ビット
２０とを入力し、ミス／ヒット信号１８を出力する。

【００３７】そして、このミス／ヒット信号１８を入力
したメインコントローラ５は、比較器出力信号１９の論
理値が”０”あるいは、キャッシュメモリ３１の無効ビ
ット２０の論理値が”０”であると、ミス／ヒット信号
１８の論理値は、”０”となるため、このキャッシュメ
モリ３１の読み出しはミスしたと判断する。そして、メ
インメモリ３から読み出されたデータをキャッシュメモ
リ３１に書き込む。

【００３８】一方、ミス／ヒット信号１８の論理値が”
１”であれば、所望のデータがキャッシュメモリ３１内
に存在していたことになり、この時点ですでにデータ入
出力フリップフロップ３２に読み出されているキャッシ
ュデータ２４をメインコントローラ５を介して４：１マ
ルチプレクサ７に転送する。この４：１マルチプレクサ
７は、ブロックオフセットアドレス１１のアドレス値に
よって、１２８ビットからなるマルチプレクサ入力デー
タ１７のうち、所定の３２ビットをＣＰＵ２にＣＰＵ入
力データ１６として転送する。

【００３９】ところで、上述したキャッシュメモリ３１
からの読み出しがミスした場合、キャッシュコントロー
ラ４はアドレス信号１４をメインメモリ３に出力し、デ
ータの読み出しを実行するとともに、ＣＰＵ２に対して
はホールト信号ＨＡＬＴ１５を出力し、ＣＰＵ２を一時
停止させる。そして、メインメモリ３から読み出す読み
出しデータ２５は、キャッシュコントローラ４の内部に
設置された４：１マルチプレクサ７にマルチプレクサ入
力信号１７として転送される。また、同時にキャッシュ
メモリ３１への書き込みデータ２４として、キャッシュ
メモリ３１に送出される。このとき、４：１マルチプレ
クサ７は、ブロックオフセットアドレス１１のアドレス
値に従って、１２８ビットからなるマルチプレクサ入力
信号のうち、所定の３２ビットをＣＰＵ２にＣＰＵ入力
データ１６として転送するとともに、キャッシュコント
ローラ４は、ＣＰＵ２に対するホールト信号ＨＡＬＴ１
５を解除する。

【００４０】上述したようにキャッシュメモリ３１に送
出された書き込みデータ２４は、データ入出力フリップ
フロップ３２に入力される。一方、このデータ入出力フ
リップフロップ３２は、クロックＣＬＫが入力されるま
で直前に内部に読み込まれた無効ビット２０やタグデー
タ２１やキャッシュデータ４２が記憶・保持されるの
で、データは書き換えられない。

【００４１】ここで、データ入出力フリップフロップ３
２に記憶・保持されていたキャッシュデータ４５および
キャッシュメモリ３１へのキャッシュ書き込みデータ２
４からから分岐する書き込みデータ４６は、それぞれ１
ビット毎に２入力排他的論理和ゲート３４に入力され
る。この２入力排他的論理和ゲート３４の出力信号４
４、および、キャッシュコントローラ４からのチップイ
ネーブル信号２３は、それぞれ１ビット毎に２入力論理
和ゲート３３に入力される。また、この２入力論理和ゲ
ート３３の出力信号４３がビットイネーブル信号４３と
して入力される。

【００４２】従って、チップイネーブル信号２３の論理
値が”１”の場合は、データ入出力フリップフロップ３
２に記憶・保持されていたキャッシュデータ４５と、こ
れからキャッシュメモリ３１に書き込もうとしているキ
ャッシュ書き込みデータ４６を比較して、データが反転
しているビットのみ、すなわち、どちらか一方の論理値
が”０”であるとともに、他方の論理値が”１”のビッ
トのみについて、ビットイネーブル信号４３の論理値
を”１”にする。従って、クロックＣＬＫが入力されて
データ入出力フリップフロップ３２のデータがキャッシ
ュ書き込みデータ２４に更新されたとき、キャッシュメ
モリ３１の内部の記憶領域を構成するメモリセルの論理
値を”０”から”１”に、あるいは”１”から”０”に
遷移するビット線のみがライトドライバを用いて駆動さ
れ、他のビット線は駆動されないことになる。

【００４３】ここで、ビットイネーブル信号４３は、キ
ャッシュメモリ３１内でいったんデータ入出力フリップ
フロップ３２に保持されるものとする。これは、クロッ
クＣＬＫの入力によって、データ入出力フリップフロッ
プ３２の出力信号４５の値と、キャッシュメモリ３１へ
の書き込みデータ４６とが一致するため、２入力排他的
論理和ゲート３４の出力信号４４は、全ビットの論理値
が”０”となってしまうことにより、キャッシュデータ
の書き込み動作中にビットイネーブル信号４３の論理値
が遷移することを防止するためである。

【００４４】本実施形態においては、キャッシュデータ
４２に書き込みデータ２４を書き込む場合に、データ入
出力フリップフロップ３２，２入力排他的論理和ゲート
３４，２入力論理和ゲート３３を設置することにより、
反転しないビットの書き込み動作を省略する構成を採用
しているが、もちろん、キャッシュメモリ３１の無効ビ
ット２０およびタグデータ２１に所定のデータを書き込
む場合にも、採用できることはいうまでもない。

【００４５】このように、キャッシュメモリ３１に所定
のデータを書き込む場合に、このデータを直前に読み出
したデータと比較し、ビットが反転するメモリセルのみ
について、実際の書き込み動作を実行することにより、
このキャッシュメモリ３１へのデータの書き込み動作、
および、次のビット線電位初期化動作における消費電力
を削減することが可能になる。

【００４６】なお、本発明においては、データ反転しな
いメモリセルに対しては書き込み動作が行われないが、
一般的な構成のＳＲＡＭでは、メモリセルのワード線は
選択されてしまう。したがって、データ反転するメモリ
セルへの書き込み動作が行われている期間中、データ反
転しないメモリセルは、読み出し動作時と同様にビット
線を駆動してしまう。その結果、次のビット線電位初期
化動作時に多少の電力消費は伴う。しかし、メモリセル
はライトドライバに比べて遥かに駆動能力が低い。この
ため、ＳＲＡＭにおいては結果的に消費電力削減が可能
となる。

【００４７】これに対して、ＤＲＡＭ（Dynamic Random
Access Memory）を用いたキャッシュメモリに本発明を
適用した場合において、データ反転しないメモリセルの
ワード線が選択されたときは、リフレッシュ動作が必要
となる。このため、書き込み時と同一の電力が消費され
てしまう。したがって、ＤＲＡＭを用いたキャッシュメ
モリに関しては本発明の利点は損なわれる。

【００４８】

【発明の効果】以上説明したように本発明は、ＳＲＡＭ
を用いたキャッシュメモリへの書き込み動作を制御する
ことにより、このメモリ書き込み時の消費電力の低減を
図ることが可能なキャッシュメモリシステムを提供する
ことができる。

【００４９】また、請求項２にかかる発明によれば、簡
易な構成によりデータ格納手段を構成することができる
とともに、整合性判定手段における比較判定動作を容易
にすることが可能になる。

【００５０】さらに、請求項３にかかる発明によれば、
データ格納手段に格納されれいるデータ内容と、書込み
を実行するデータ内容との比較を１ビット単位により実
行することができる。

【００５１】さらに、請求項４にかかる発明によれば、
整合性判定手段により不整合と判定されたビットについ
てのみキャッシュメモリセル内のビット線を活性化する
ため、書込み動作にて消費する電力を低減させることが
可能になる。

【００５２】さらに、請求項５にかかる発明によれば、
常にメモリに格納されている最新のデータをデータ格納
手段に記憶するとともに、保持することができる。

【００５３】さらに、請求項６にかかる発明によれば、
メモリへの書き込み動作を制御することにより、このメ
モリ書き込み時の消費電力の低減を図ることが可能なキ
ャッシュメモリ装置の制御方法を提供することができ
る。

【図面の簡単な説明】

【図１】本実施形態の一実施形態にかかるキャッシュメ
モリシステムの概略構成を示すブロック図である。

【図２】従来のキャッシュメモリシステムの概略構成を
示すブロック図である。

【符号の説明】

２ ＣＰＵ ３ メインメモリ ３１ キャッシュメモリ ３２ データ入出力フリップフロップ ３３ ２入力論理和ゲート ３４ ２入力排他的論理和ゲート ４ キャッシュコントローラ ５ メインコントローラ ６ 比較器 ７ ４：１マルチプレクサ ８ ２入力論理和ゲート

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＳＲＡＭを用いたキャッシュメモリから
   最新に読み出したデータの内容を格納するデータ格納手
   段と、 上記キャッシュメモリへのデータの書き込み動作を実行
   する場合に、この書き込み動作を実行するデータの内容
   と上記データ格納手段に格納されているデータの内容と
   の整合性をデータ単位ごとに判定する整合性判定手段
   と、 上記整合性判定手段において不整合と判定されたデータ
   内容に対応するデータ単位についてのみ、データの書き
   込み動作を実行する際に、データ入出力部を活性化させ
   るデータ書込手段とを具備することを特徴とするキャッ
   シュメモリ装置。
2. 【請求項２】 上記請求項１に記載のキャッシュメモリ
   装置において、 上記データ格納手段は、メモリから最新に読み出したデ
   ータの内容をビット単位により記憶するフリップフロッ
   プ回路を備えることを特徴とするキャッシュメモリ装
   置。
3. 【請求項３】 上記請求項１または２に記載のキャッシ
   ュメモリ装置において、 上記データ単位は、複数ビットからなるデータにおける
   １ビット単位であるとともに、上記整合性判定手段は、
   この１ビット毎にデータの比較を実行することを特徴と
   するキャッシュメモリ装置。
4. 【請求項４】 上記請求項３に記載のキャッシュメモリ
   装置において、 上記データ書込手段は、上記整合性判定手段が不整合で
   あると判定したビットに対応するメモリ書込み線を活性
   化するとともに、キャッシュメモリのメモリセルの状態
   を遷移させることを特徴とするキャッシュメモリ装置。
5. 【請求項５】 上記請求項１〜請求項４のいずれかに記
   載のキャッシュメモリ装置において、 上記データ書込手段は、キャッシュメモリのメモリセル
   の状態を遷移させると、この遷移させた書込みデータを
   上記キャッシュメモリの最新データとして、上記データ
   格納手段に格納することを特徴とするキャッシュメモリ
   装置。
6. 【請求項６】 キャッシュメモリから最新に読み出した
   データの内容を格納する工程と、 上記キャッシュメモリにデータの書き込み動作を実行す
   る場合に、この書き込み動作を実行するデータの内容と
   上記データ格納手段に格納されているデータの内容との
   整合性をデータ単位ごとに判定する工程と、 この整合性判定手段において、不整合と判定されたデー
   タ内容に対応するデータ単位についてのみ、データの書
   き込み動作を実行する際に、データ入出力部を活性化さ
   せる工程とを具備することを特徴とするキャッシュメモ
   リ装置の制御方法。