CN101154892B - 同步整流型电源单元及其控制电路和控制方法 - Google Patents

同步整流型电源单元及其控制电路和控制方法 Download PDF

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Abstract

控制电路包括：检测部分COMP1，用于当所述主开关器件FET关断时检测在连接点P的第一信号FR的状态转变，所述第一信号对应于流过反并联二极管D的电流以恒定周期改变；以及相差调整部分30、40，用于通过对应于在由所述检测部分COMP1检测的第一信号FR的相位和根据一个周期之前的第一信号而产生的第二信号FP的相位之间的相差而调整第二信号FP的输出定时，从而调整相差，所述整流开关器件FET2对应于其输出定时被所述相差调整部分30调整的第二信号FP而导通。

Description

同步整流型电源单元及其控制电路和控制方法
技术领域
本发明涉及同步整流型(synchronous rectification type)电源单元的控制电路、同步整流型电源单元及其控制方法。
背景技术
已知一种同步整流型电源单元，其包括主开关器件和整流开关器件，如例如在日本未审查的专利申请2004-135415中所公开。在这个同步整流型电源单元中，连接到DC电源的主开关器件被循环地导通(turned ON)和关断(turned OFF)，以便在主开关器件的导通时段中在能量累积电感(inductance)器件和同步整流电感器件(其与能量累积电感器件并联)中累积电力，然后整流开关器件关断。而且，在这个同步整流型电源单元中，当主开关器件保持关断时，整流开关器件被导通，以便向负载单元提供在能量累积电感器件中累积的电力。
在完成释放能量累积电感器件的累积电力之前，上述的同步整流型电源单元完成通过整流电感器件的累积电力的释放，检测累积电力的释放，并且在主开关器件导通之前关断整流开关器件。因此，主开关器件和整流开关器件从不同时导通，由此防止由于如果两个开关导通则流动断路电流而破坏整流开关器件等。
在图5中所示的同步整流型电源单元100包括主开关器件FET1、整流开关器件FET2和比较器COMP 101。在这个同步整流型电源单元100中，比较器COMP 101将整流开关器件FET2的漏极电压与接地电压相比较。当接地电压高于整流开关器件FET2的漏极电压时，比较器COMP101输出高电平信号。高电平信号通过控制电路105的输出端(DL1)被输入到整流开关器件FET2的栅极。因此，整流开关设置FET2被导通。
另一方面，当整流开关器件FET2的漏极电压高于接地电压时，比较器COMP 101输出低电平信号。低电平信号通过上述的输出端(DL1)被输入到整流开关器件FET2的栅极。因此，整流开关器件FET2被关断。
发明内容
近些年来，因为开关器件等的改进和使用高频来作为开关频率，同步整流型电源单元在尺寸上已经减小。在上述的同步整流型电源单元100中，因为加速使用高频来作为开关频率，因此可以缩短开关周期，以便可以迅速地实现主开关器件FET1和整流开关器件FET2的导通和关断操作。
但是，在上述的比较器COMP 101中，在从将接地电压与整流开关器件FET2的漏极电压相比较的时间到输出高电平信号或者低电平信号的时间之间的时间段中发生延迟。特别是，如果像在近些年来的同步整流型电源单元那样缩短开关周期，则在开关周期中的时间延迟的比率提高，由此有可能时间延迟会给迅速导通和关断开关器件的操作带来阻碍。
本发明鉴于这些情况而已经被完成，本发明的目的是提供同步整流型电源的控制电路、同步整流型电源单元及其控制方法，其能够在将高频用作开关频率时在减小开关周期中时间延迟的比率的同时迅速地导通和关断开关器件。
按照本发明的第一方面和第二方面，分别提供了一种同步整流型电源单元的控制电路和一种同步整流型电源单元，在控制电路和电源单元中，线圈连接到在主开关器件和具有反并联二极管的整流开关器件之间的连接点，并且主开关器件和整流开关器件被以恒定的周期交替地导通和关断，
其中包括：
检测部分，用于当主开关器件关断时检测在连接点的第一信号的状态转变，第一信号对应于流过反并联二极管的电流以恒定周期改变；以及
相差调整部分，用于通过对应于在由检测部分检测的第一信号的相位和根据一个周期之前的第一信号而产生的第二信号的相位之间的相差而调整第二信号的输出定时而调整相差，
其中，整流开关器件对应于其输出定时被相差调整部分调整的第二信号而导通。
按照本发明的第一方面的同步整流型电源单元的控制电路和本发明的第二方面的同步整流型电源单元，如果相差调整部分对应于在由检测部分检测的第一信号的相位和根据一个周期之前的第一信号而产生的第二信号的相位之间的差而调整第二信号的输出定时，则能够使第二信号的输出定时接近第一信号的检测定时，以便可以将第二信号转换为相对于第一信号具有更小相差的信号。
而且，按照本发明的第一方面的同步整流型电源单元的控制电路和本发明的第二方面的同步整流型电源单元，如果整流开关器件对应于其输出定时被相差调整部分调整的第二信号而导通，则能够使导通整流开关器件的定时接近从主开关器件关断的状态引发的第一信号的检测定时，以便可以缩短从检测到第一信号的时间到导通整流开关器件的时间之间的时间段的延迟。因此，按照在权利要求1和权利要求7中的本发明，即使将高频用作开关频率，通过减小从关断主开关器件的时间到整流开关器件导通的时间之间的时间段的延迟，主开关器件和整流开关器件能够在开关周期中的时间延迟比率被减小的同时迅速地导通和关断。
而且，按照本发明的第一方面的同步整流型电源单元的控制电路和本发明的第二方面的同步整流型电源单元，如上所述，如果使导通整流开关器件的定时接近从主开关器件关断的状态引发的第一信号的检测定时，则在主开关器件关断后电流流向整流开关器件的反并联二极管的时间被缩短，以便可以向整流开关器件提供电流。因此，可以降低当电流流向反并联二极管时发生的功率损耗。
按照本发明的第三方面，提供了一种同步整流型电源单元的控制方法，在同步整流型电源单元中，线圈连接到在主开关器件和具有反并联二极管的整流开关器件之间的连接点，并且主开关器件和整流开关器件被以恒定的周期交替地导通和关断，
控制方法包括：
检测步骤，用于当主开关器件关断时检测在连接点的第一信号的状态转变，第一信号对应于流过反并联二极管的电流以恒定周期改变；以及
相差调整步骤，用于通过对应于在由检测步骤检测的第一信号的相位和根据一个周期之前的第一信号而产生的第二信号的相位之间的相差而调整第二信号的输出定时而调整相差，
其中，整流开关器件对应于其输出定时被相差调整步骤调整的第二信号而导通。
按照本发明的第三方面的同步整流型电源单元的控制方法，如果相差调整步骤对应于在由检测步骤检测的第一信号的相位和根据一个周期之前的第一信号而产生的第二信号的相位之间的相差而调整第二信号的输出定时，则能够使得第二信号的输出定时接近第一信号的检测定时，以便第二信号可以被转换到相对于第一信号具有较小相差的信号。
而且，按照本发明的第三方面的同步整流型电源单元的控制方法，如果对应于其输出定时被相差调整步骤调整的第二信号而导通整流开关器件，则能够使整流开关器件导通的定时接近从主开关器件导通的状态引发的第一信号的检测定时。因此，可以减小从检测到第一信号的时间到导通整流开关器件的时间之间的时间段的延迟。因此，按照本发明的第三方面的同步整流型电源单元的控制方法，即使使用高频来作为开关频率，通过减小从导通主开关器件的时间到导通整流开关器件的时间之间的时间段的延迟，可以在减小开关周期中时间延迟的比率的同时迅速地导通和关断主开关器件和整流开关器件。
而且，按照本发明的第三方面的同步整流型电源单元的控制方法，如上所述，如果使导通整流开关器件的定时接近从主开关器件关断的状态引发的第一信号的检测定时，则缩短在关断主开关器件后电流流向整流开关器件的反并联二极管的时间，以便可以向整流开关器件提供电流。因此，可以减小当电流流向反并联二极管时发生的功率损耗。
通过下面结合附图详细说明，本发明的上述和其他目的和新颖特征将更清楚。但是，应当清楚地明白，附图仅仅用于说明，而不意欲作为对本发明范围的限定。
附图说明
图1是按照本发明的一个实施例的同步整流型电源单元的电路结构的图；
图2是相差检测电路的电路结构的图；
图3是延迟电路的电路结构的图；
图4是示出相差检测电路的操作的时序图；
图5是传统的同步整流型电源单元的电路结构的图。
具体实施方式
将参见附图1-4说明本发明的优选实施例。图1是这个实施例的同步整流型电源单元10的电路结构的图。同步整流型电源单元10包括主开关晶体管FET1、同步侧开关晶体管FET2、白垩(chalk)线圈L1、电容器C1和控制电路20。主开关晶体管FET1对应于本发明的主开关器件，并且同步侧开关晶体管FET2对应于本发明的整流开关器件。
主开关晶体管FET1的漏极连接到输入端(IN)，以便DC输入电压VIN通过输入端(IN)被施加到主开关晶体管FET1的漏极。主开关晶体管FET1的源极连接到同步侧开关晶体管FET2的漏极。同步侧开关晶体管FET2的源极连接到地。在同步侧开关晶体管FET2的漏极和同步侧开关晶体管FET2的源极之间连接二极管D。二极管D的阴极连接到同步侧开关晶体管FET2的漏极，并且二极管D的阳极连接到同步侧开关晶体管FET2的源极。二极管D对应于本发明的反并联(antiparallel)二极管。
白垩线圈L1的一端连接到在主开关晶体管FET1的源极和同步侧开关晶体管FET2的漏极之间的连接点P。白垩线圈L1的另一端连接到输出端(OUT)。而且，电容器C1连接在输出端(OUT)和地之间。
控制电路20对应于本发明的控制电路。控制电路20包括电阻器R1、电阻器R2、误差放大器ERA1、PWM比较器PWM1、三角波振荡器OSC1、第一比较器COMP1、相差检测电路30、延迟电路40和第一逻辑与门电路AND1。
在控制电路20中，电阻器R1和电阻器R2串联。电阻器R1和电阻器R2连接在控制电路20的输入端(FB1)和地之间。在电阻器R1和电阻器R2之间的连接点连接到误差放大器ERA1的反相输入端。通过以电阻器R1和电阻器R2对电压VOUT进行分压而获得的电压V1被施加到这个反相输入端。基准电压e1被施加到误差放大器ERA1的同相输入端。
误差放大器ERA1的输出端(N1)连接到PWM比较器PWM1的同相输入端。三角波振荡器OSC1连接到PWM比较器PWM1的反相输入端。而且，PWM比较器PWM1的输出端(N2)通过控制电路20的输出端(DH1)连接到主开关晶体管FET1的栅极。
控制电路20的输入端(LX)连接到如上所述的连接点P。而且，控制电路20的输入端(LX)连接到在图2中所示的第一比较器COMP1的反相输入端和相差检测电路30的第一输入端(IN1)。第一比较器COM1的同相输入端连接到地。第一比较器COMP1的输出端(N3)连接到在图3中所示的延迟电路40。延迟电路40的输出端(OUT3)连接到第一逻辑与门电路AND1的第一输入和相差检测电路30的第二输入端(IN2)。相差检测电路30的输出端(OUT2)连接到第一逻辑与门电路AND1的第二输入，并且第一逻辑与门电路AND1的输出通过控制电路20的输出端(DL1)连接到同步侧开关晶体管FET2的栅极。相差检测电路30的输出端(OUT1)连接到延迟电路40的输入端(IN3)。
接着，将参见图2、3来说明上述的相差检测电路30和延迟电路40的结构。如图2中所示，相差检测电路30包括信号产生电路31、电压调整电路32、电压提供电路33、第二逻辑与门电路2和D触发器电路34。
信号产生电路31包括第一锁存器电路31A、第二锁存器电路31B、多个与非门电路NAND1-NAND5和多个反相器31C-31E。反相器31C的输入连接到上述第一输入端(IN1)。反相器31C的输出连接到与非门电路NAND1的第一输入，并且与非门电路NAND1的输出连接到第一锁存器电路31A的第一输入、3输入与非门电路NAND2的第一输入和4输入与非门电路NAND3的第一输入。第一锁存器电路31A的输出连接到3输入与非门电路NAND2的第二输入和4输入与非门电路NAND3的第二输入。
4输入与非门电路NAND3的输出连接到3输入与非门电路NAND2的第三输入和3输入与非门电路NAND5的第三输入。而且，4输入与非门电路NAND3的输出连接到第一锁存器电路31A的第二输入和第二锁存器电路31B的第二输入。
3输入与非门电路NAND2的输出连接到与非门电路NAND1的第二输入和在电压调整电路32中提供的PMOS晶体管M1的栅极。
反相器31D的输入连接到如上所述的第二输入端(IN2)。反相器31D的输出连接到与非门电路NAND4的第一输入，并且与非门电路NAND4的输出连接到第二锁存器电路31B的第一输入和4输入与非门电路NAND3的第四输入和3输入与非门电路NAND5的第一输入。第二锁存器电路31B的输出连接到4输入与非门电路NAND3的第三输入和3输入与非门电路NAND5的第二输入。
3输入与非门电路NAND5的输出连接到反相器31E的输入和与非门电路NAND4的第二输入，并且反相器31E的输出连接到在电压调整电路32中提供的NMOS晶体管M2的栅极。
电压调整电路32具有PMOS晶体管M1和NMOS晶体管M2。PMOS晶体管M1的源极连接到电源电压Vdd。PMOS晶体管M1的漏极连接到NMOS晶体管M2的漏极。NMOS晶体管M2的源极连接到地。而且，PMOS晶体管M1的漏极和NMOS晶体管M2的漏极连接到在电压提供电路33中提供的电阻器R1的一端。
电压提供电路33由集成电路构成，并且包括电阻器R1和电容器C2。电阻器R1的另一端连接到输出端(OUT1)。电容器C2连接在输出端(OUT1)和地之间。
第二逻辑与门电路AND2的同相输入连接到3输入与非门电路NAND2的输出。第二逻辑与门电路AND2的反相输入连接到反相器31E的输出。第二逻辑与门电路AND2的输出连接到D触发器电路34的输入端D。相差检测电路30的第二输入端(IN2)连接到D触发器电路34的时钟端CK。D触发器电路34的输出端Q连接到相差检测电路30的输出端(OUT2)。
如图3中所示，延迟电路40包括延迟时间控制电路41和延迟时间产生电路42。延迟时间控制电路41包括电阻器R11、NMOS晶体管M11、NMOS晶体管M12、PMOS晶体管M13和PMOS晶体管M14。电阻器R11的一端连接到延迟电路40的输入端(IN3)。电阻器R11的另一端连接到NMOS晶体管M11的漏极。NMOS晶体管M11的源极连接到地。
在NMOS晶体管M11中，其栅极和漏极被短路。NMOS晶体管M11的栅极连接到NMOS晶体管M12的栅极。NMOS晶体管M12的源极连接到地。NMOS晶体管M11和NMOS晶体管M12构成电流镜电路。
PMOS晶体管M13和PMOS晶体管M14各自的源极连接到电源电压Vdd。PMOS晶体管M13的栅极连接到PMOS晶体管M14的栅极。在PMOS晶体管M13中，其栅极和漏极被短路。PMOS晶体管M13的漏极连接到NMOS晶体管M12的漏极。NMOS晶体管M13和NMOS晶体管M14构成电流镜电路。
延迟时间产生电路42包括恒定电流电路CG、NMOS晶体管M15、反相器42A、电容器C3和第二比较器COMP2。恒定电流电路CG连接到电源电压Vdd。NMOS晶体管M15的漏极连接到恒定电流电路CG和上述的PMOS晶体管M14的漏极。NMOS晶体管M15的栅极通过反相器42A连接到在控制电路20中提供的第一比较器COMP1的输出端(N3)，并且NMOS晶体管M15的源极连接到地。
电容器C3的一端连接到恒定电流电路CG或者在延迟时间控制电路41中提供的PMOS晶体管M14的漏极。第二比较器COMP2的同相输入端连接到电容器C3的一端，并且电容器C3的另一端连接到地。另一方面，参考电压VREF被施加到第二比较器COMP2的反相输入端。第二比较器COMP2的输出端(N4)通过延迟电路40的输出端(OUT3)连接到在控制电路20中提供的第一逻辑与门AND1的第一输入。
随后，将说明这个实施例的同步整流型电源单元10的操作。当在图1中所示的同步整流型电源单元10交替地控制主开关晶体管FET1和同步侧开关晶体管FET2以导通或者关断时，其向连接到输出端(OUT)的负载电路提供输出电压VOUT。这个实施例的同步整流型电源单元10可以通过改变PWM信号的导通时间与一个周期的比率(占空比)而将输出电压VOUT控制到对应于DC输入电压VIN的目标电压值。
在DC输入电压VIN和输出电压VOUT之间的关系被表达为如在下面的表达式中所示。
VOUT＝{TON/(TON+TOFF)}x VIN
其中，TON/(TON+TOFF)：占空比
误差放大器ERA1将电压V1与参考电压e1相比较，并且向PWM比较器PWM1输出误差放大器输出电压VOP。通过相对于参考电压e1对电压V1进行误差放大而获得误差放大器输出电压VOP。为了用输出电压VOUT的值作为目标电压值，将参考电压e1的值设置为与要施加到误差放大器ERA1的反相输入端的电压V1的值相同的值。
三角波振荡器OSC1向PWM比较器PWM1输出三角波信号VS。
误差放大器输出电压VOP被输入到PWM比较器PWM1的同相输入端，并且三角波信号VS被输入到PWM比较器PWM1的反相输入端。PWM比较器PWM1将误差放大器输出电压VOP与三角波信号VS的电压值相比较。
当误差放大器输出电压VOP高于三角波信号VS的电压值时，PWM比较器PWM1从输出端(DH1)输出高电平PWM信号。与此相反，如果误差放大器输出电压VOP低于三角波信号VS的电压值，则PWM比较器PWM1从输出端(DH1)输出低电平PWM信号。
如果电压V1低于参考电压e1，则提高误差放大器输出电压VOP以便延长PWM信号变为高电平的时段(TON)。结果，提高了占空比，以便提高输出电压VOUT。与此相反，如果电压V1高于参考电压e1，则降低误差放大器输出电压VOP以便延长PWM信号变为低电平的时段(TOFF)。因此，占空比减小，并且输出电压VOUT降低。
在这个实施例的同步整流型电源单元10中，通过用延迟电路40延迟要输入到输入端(LX)的在一个周期之前的输入信号FR，产生延迟信号FP，并且通过第一逻辑与门电路AND1输出延迟信号FP1。而且，在这个同步整流型电源单元10中，相差检测电路30比较输入信号FR的相位与延迟信号FP的相位，并且产生对应于输入信号FR的相位和延迟信号FP的相位之间的相差的控制电压VC。控制电压VC对应于本发明的控制电压。另外，如果相差检测电路30检测到输入信号FR的相位和延迟信号FP的相位一致，则其输出相位确认信号LOCK。相位确认信号LOCK对应于本发明的相位确认信号。
在相差检测电路30中，如图2中所示，输入信号FR被输入到第一输入端(IN1)，并且延迟信号FP被输入到第二输入端(IN2)。控制电压VC被从输出端(OUT1)输出。输入信号FR通过反相器31C被提供到与非门电路NAND1的第一输入。延迟信号FP通过反相器31D被提供到与非门电路NAND4的第一输入。
与非门电路NAND1的输出被提供到第一锁存器电路31A的第一输入。而且，与非门电路NAND1的输出被提供到3输入与非门电路NAND2的第一输入和4输入与非门电路NAND3的第一输入。而且，第一锁存器电路31A的输出被提供到3输入与非门电路NAND2的第二输入和4输入与非门电路NAND3的第二输入。
与非门电路NAND4的输出被提供到第二锁存器电路31B的第一输入。而且，与非门电路NAND4的输出被提供到4输入与非门电路NAND3的第四输入和3输入与非门电路NAND5的第一输入。而且，第二锁存器电路31B的输出被提供到4输入与非门电路NAND3的第三输入和3输入与非门电路NAND5的第二输入。
4输入与非门电路NAND3的输出被提供到3输入与非门电路NAND2的第三输入和3输入与非门电路NAND5的第三输入。而且，4输入与非门电路NAND3的输出被提供到第一锁存器电路31A的第二输入和第二锁存器电路31B的第二输入。
3输入与非门电路NAND2的输出被提供到与非门电路NAND1的第二输入和PMOS晶体管M1的栅极。而且，3输入与非门电路NAND5的输出被提供到反相器31和与非门电路NAND4的第二输入。然后，反相器31E的输出被提供到NMOS晶体管M2的栅极。
图4是示出相差检测电路30的操作的时序图。相差检测电路30检测输入信号FR的相位和延迟信号FP的相位之间的差，并且执行对应于所检测的相差的下述操作。相差检测电路30对应于本发明的相差检测部分，因为它检测输入信号FR的相位和延迟信号FP的相位之间的差。另外，对输入信号FR的相位和延迟信号FP的相位之间的差的检测对应于本发明的相差检测步骤。同时，(1)在图4中指示延迟信号FP的相位延迟的量，(2)指示延迟信号FP的相位超前的量。
如果相差检测电路30检测到延迟信号FP的相位相对于输入信号FR的相位延迟，则其进行如下动作。在图2中所示的信号产生电路31将作为在输入信号FR的前沿的定时(图4中的t1和t3)的3输入与非门电路NAND2的输出信号的信号ΦP改变为低电平，并且向PMOS晶体管M1的栅极输出信号ΦP。当信号ΦP在低电平时，PMOS晶体管M1导通，并且电压调整电路32向电压提供电路33提供电流。在图4中的信号DG指示被提供到电压提供电路33的电流，并且当信号DO在电平2时，其指示向电压提供电路33提供电流。
当向电压提供电路33提供电流时，在电容器C2的两端上的电压随着时间的过去而升高，因此控制电压VC升高。如图3中所示，控制电压VC通过输入端(IN3)被施加到延迟电路40。因为如果信号ΦP继续低电平的状态，则控制电压VC如上所述升高，以便可以如下所述地减小延迟信号FP的相位延迟的量，因此低电平信号ΦP的连续状态对应于在本发明中的延迟量的调整状态。与此相反，因为如果信号ΦP不继续低电平的状态，则延迟信号FP的相位延迟的量不改变，因此低电平信号ΦP的非连续状态对应于在本发明中的延迟量的非调整状态。
其后，信号产生电路31在延迟信号FP的前沿的定时(在图4中的t2和t4)将信号ΦP改变为高电平，并且向PMOS晶体管M1的栅极输出信号ΦP。当信号ΦP在高电平时，PMOS晶体管M1被关断，并且电压调整电路32停止向电压提供电路33提供电流。当在图4中的信号DO在电平1时，其指示没有电流被提供到电压提供电路33的状态。同时，因为当相差检测电路30检测到延迟信号的相位相对于输入信号FR的相位延迟时，低电平的信号ΦP被从信号产生电路31输出，因此信号ΦP对应于本发明的相位延迟检测信号。
如果相差检测电路30检测到延迟信号FP的相位相对于输入信号FR的相位超前，则其进行如下动作。信号产生电路31在延迟信号FP的前沿的定时(在图4中的t6和t8)将作为反相器31E的输出信号的信号ΦR改变为高电平，并且向NMOS晶体管M2的栅极输出信号ΦR。当信号ΦR在高电平时，NMOS晶体管M2导通，以便电容器C2被放电，并且电流通过电压提供电路33的电阻器R1和NMOS晶体管M2流向地。当信号DO在电平3时，其指示在电流从电压提供电路33向电压调整电路32流动后电流流向地的状态。
当电容器C2被放电并且电流流向地时，在电容器C2的两端的电压随着时间的过去而降低，以便被施加到延迟电路40的控制电压VC降低。因为如果信号ΦR继续高电平的状态，则控制电压VC如上所述降低，并且可以如下所述地减小延迟信号FP的相位超前量，因此高电平信号ΦR的连续状态对应于在本发明中的超前量的调整状态。与此相反，因为当信号ΦR未继续高电平的状态时，不改变延迟信号FP的相位超前的量，因此高电平信号ΦR的非连续状态对应于本发明中的超前量的非调整状态。
其后，信号产生电路31在输入信号FR的前沿的定时(在图4中的t7和t9)将信号ΦR改变为低电平，并且向NMOS晶体管M2的栅极输出信号ΦR。当信号ΦR在低电平时，NMOS晶体管M2关断，并且没有电流通过电压提供电路33的电阻器R1和NMOS晶体管M2流向地。同时，因为当相差检测电路30检测到延迟信号FP的相位相对于输入信号FR的相位超前时，高电平的信号ΦR从信号产生电路31输出，因此信号ΦR对应于本发明的相位超前检测信号。
如果相差检测电路30检测到延迟信号FP的相位与输入信号FR的相位一致，则其进行如下动作。在输入信号FR的前沿的定时与延迟信号FP的前沿定时一致(在图4中的t5)时，电压调整电路32不向电压提供电路33提供电流。同时，因为在时间t5，信号ΦP不继续低电平的状态并且信号ΦR不继续高电平的状态，因此时间t5对应于本发明中的延迟量的非调整状态和本发明中的超前量的非调整状态。
当相差检测电路30检测到延迟信号FP的相位与输入信号FR的相位一致时，D触发器电路34进行如下动作。高电平的信号ΦP被输入到第二逻辑与门电路AND2的同相输入，并且，低电平的信号ΦR被输入到第二逻辑与门AND2的反相输入。此时，第二逻辑与门电路AND2输出高电平信号。高电平信号被输入到D触发器电路34的输入端D。同时，高电平信号对应于本发明的逻辑与信号。同时，D触发器电路34对应于本发明的D触发器，并且输入端D对应于本发明的D触发器的输入端。
延迟信号FP被输入到D触发器电路34的时钟端CK。时钟端CK对应于本发明的D触发器的时钟输入端。如果延迟信号FP被输入到D触发器电路34的时钟端CK，则高电平的相位确认信号LOCK被从输出端Q输出。
信号产生电路31对应于本发明的信号产生部分，因为如上所述，当延迟信号FP的相位相对于输入信号FR的相位延迟时其输出低电平的信号ΦP，当延迟信号FP的相位相对于输入信号FR的相位超前时，输出高电平信号ΦR。当延迟信号FP的相位相对于输入信号FR的相位延迟时的低电平的信号ΦP的输出对应于本发明的相位延迟检测信号产生步骤，并且当延迟信号FP的相位相对于输入信号FR的相位超前时输出高电平的信号ΦR对应于本发明的相位超前检测信号产生步骤。
当信号ΦP在低电平(在延迟量的调整状况中)并且信号ΦR在低电平(在超前量的非调整状况中)时，电压调整电路32导通PMOS晶体管M1，并且关断NMOS晶体管M2，以便提高控制电压VC，并且当信号ΦP在高电平(在延迟量非调整状况中)和信号ΦR在高电平(在超前量的调整状况中)时，其关断PMOS晶体管M1并且导通NMOS晶体管M2，以便降低控制电压。因此，电压调整电路32对应于本发明的控制电压调整部分，因为其提高或者降低对应于相应信号ΦP或者ΦR的电平的控制电压VC。提高或者降低对应于相应信号ΦP和ΦR的电平的控制电压VC对应于本发明的电压调整步骤。
如上所述，当信号ΦP在低电平(在延迟量的调整状况中)并且信号ΦR在低电平(在超前量的非调整状况中)时，电压提供电路33导通PMOS晶体管M1，并且关断NMOS晶体管M2，以便提高控制电压VC，并且向延迟电路40施加控制电压VC。当信号ΦP在高电平(在延迟量非调整状况中)并且信号ΦR在高电平(在超前量的调整状况中)时，电压提供电路33关断PMOS晶体管M1，并且导通NMOS晶体管M2，以便降低控制电压，并且向延迟电路40施加控制电压。因此，电压提供电路33对应于本发明的控制电压提供部分，因为其提高或者降低对应于相应信号ΦP和ΦR的电平的控制电压VC，并且向延迟电路40施加控制电压VC。而且，产生对应于相应信号ΦP和ΦR的电平的控制电压VC对应于本发明的电压产生步骤。
延迟电路40相应于由电压提供电路33施加的控制电压VC而进行如下动作。在延迟时间控制电路41中，电流镜电路由NMOS晶体管M11和NMOS晶体管M12构成，并且从NMOS晶体管M12的漏极输出流向NMOS晶体管M11的漏极中的电流12。
在延迟时间控制电路41中，电流镜电路由PMOS晶体管M13和PMOS晶体管M14构成，并且从PMOS晶体管M14的漏极输出流向NMOS晶体管M12的漏极中的电流I2。
延迟时间产生电路42可以使用从恒定电流电路CG输出的电流I1和从延迟时间控制电路41输出的电流I2来对电容器CG充电。
可以从图1明白，当主开关晶体管FET1关断时，电流I3从二极管D向白垩线圈L1流动，以便在连接点P的电压变得低于地电压。当在连接点P的电压变得低于地电压时，第一比较器COMP1从输出端(N3)向延迟电路40输出高电平的比较信号S。第一比较器COMP1对应于本发明的检测部分，因为其检测当晶体管FET1关断时，在连接点P的电压被改变，并且相对于地电压降低。而且，检测到在连接点P的电压被改变并且相对于地电压降低对应于本发明的检测步骤。同时，信号FR指示表明在连接点P的电压的改变的信号，并且对应于本发明的第一信号。
如图3中所示，高电平的信号S通过反相器42A被输入到NMOS晶体管M15的栅极。因此，低电平信号被输入到NMOS晶体管M15的栅极，以便NMOS晶体管M15被关断。
如果NMOS晶体管M15关断，则使用电流I1和电流I2对电容器C3充电。因此，在电容器C3两端的电压被提高。如果在电容器C3的两端的电压变得高于参考电压VREF，则第二比较器COMP2通过输出端(OUT3)从输出端(N4)向第一逻辑与门电路AND1的第一输入和相差检测电路30的第二输入端(IN2)输出高电平的延迟信号FP。因为第一比较器COMP1比较在一个周期之前的连接点P的电压与地电压，并且比较信号S控制延迟时间产生电路42的NMOS晶体管M15以导通或者关断，以便由延迟时间产生电路42的第二比较器COMP2输出延迟信号FP，因此延迟信号FP对应于本发明的第二信号。
相差检测电路30比较从第一输入端(IN1)输入的输入信号FR的相位与从第二输入端(IN2)输入的延迟信号FP的相位，如上所述。如果相差检测电路30检测到延迟信号FP的相位相对于输入信号FR的相位延迟，则其提高控制电压VC(参见图2)，并且增大流过延迟时间控制电路41的电流I2(参见图3)。因此，电容器C3两端的电压变得高于参考电压VREF的时间缩短，以便加速延迟电路40输出高电平的延迟信号FP的定时。然后，在图4中所示的延迟信号FP的相位的延迟量(附图中的(1))被减小和调整，以便延迟信号FP的相位与输入信号FR的相位一致。
另一方面，当相差检测电路30检测到延迟信号FP的相位相对于输入信号FR的相位超前时，如上所述，其降低控制电压VC以便减小流过延迟时间控制电路41的电流I2。因此，电容器C3两端的电压变得高于参考电压VREF的时间被延长，并且延迟电路40输出高电平的延迟信号FP的定时被延迟。然后，延迟信号FP的相位的超前量(图4中的(2))被减小和调整以便延迟信号FP的相位与输入信号FR的相位一致。
如果相差检测电路30检测到延迟信号FP的相位与输入信号FR的相位一致，则如上所述，D触发器电路34向第一逻辑与门电路AND1的第二输入输出高电平的相差确认信号LOCK，并且高电平的相差确认信号LOCK被输入到第一逻辑与门电路AND1的第二输入。
当高电平的相差确认信号LOCK被输入到第一逻辑与门电路AND1的第二输入时，高电平的延迟信号FP被输入到第一逻辑与门电路AND1的第一输入。如果相差确认信号LOCK被输入到第二输入，则第一逻辑与门电路AND1通过延迟信号FP，并且通过控制电路20的输出端(DL1)向同步侧开关晶体管FET2的栅极输出延迟信号FP1。因此，同步侧开关晶体管FET2导通。第一逻辑与门电路AND1对应于本发明的第二信号输出部分，因为其在相差确认信号LOCK被输入其中的状况下向同步侧开关晶体管FET2的栅极输出与延迟信号FP同步的延迟信号FP1。
相差检测电路30和延迟电路40对应于本发明的相差调整部分，因为如上所述，它们通过改变输出高电平的延迟信号FP的定时以便延迟信号FP的相位与输入信号FR的相位一致来减小延迟信号FP的相位延迟或者相位超前的量。而且，通过改变输出高电平的延迟信号FP的定时以便延迟信号FP的相位与输入信号FR的相位一致来减小延迟信号FP的相位延迟或者相位超前的量的步骤对应于本发明的相差调整步骤。
延迟电路40对应于本发明的延迟部分，因为它改变第二比较器COMP2输出对应于要施加到控制电压VC的高电平的延迟信号FP的定时，如上所述。而且，改变第二比较器COMP2输出对应于控制电压VC的高电平的延迟信号FP的定时对应于本发明的延迟步骤。在图4中的电容器C3对应于在本发明的延迟部分中提供的电容器。延迟时间控制电路41对应于本发明的电流提供部分，因为其向电容器C3输出对应于控制电压VC的电流I2，以便改变电容器C3两端的电压。第二比较器COMP2对应于本发明的电压比较部分，因为其比较电容器C3两端的电压与参考电压VREF，并且当电容器C3两端的电压变得高于参考电压VREF时从输出端(N4)输出高电平的延迟信号FP。
在这个实施例的同步整流型电源单元10及其控制电路20中，对应于由第一比较器COMP1检测的输入信号FR的相位和通过延迟一个周期之前的输入信号FR而获得的延迟信号FP的相位之间的相差，相差检测电路30向延迟电路40输出控制电压VC。其后，对应于所施加的控制电压VC，延迟电路40增大或者减小流过延迟时间控制电路41的电流I2，以改变电容器C3两端的电压变得高于参考电压VREF的时间，以便调整延迟信号FP的输出定时。因此，可以使得延迟电路40向相差检测电路30输出延迟信号FP的定时接近相差检测电路30检测到输入信号FR的定时，以便可以将延迟信号FP转换为相对于输入信号FR具有小相差的信号。
在这个实施例的同步整流型电源单元10及其控制电路20中，当对应于与其输出定时被调整的延迟信号FP同步的延迟信号FP1而通过相差检测电路30和延迟电路40来导通同步侧开关晶体管FET2时，可以使得同步侧开关晶体管FET2导通的定时接近当关断主开关晶体管FE1时相差检测电路30检测到输入信号FR时的定时。因此，从检测到输入信号FR到导通同步侧开关晶体管FET2的时间延迟可以被减小。按照这个实施例，即使使用高频来作为晶体管FET1和FET2的开关频率，也可以通过下述方式来迅速地导通和关断晶体管FET1和FET2：通过经由减少从关断主开关晶体管FET1的时间到导通同步侧开关晶体管FET2的时间的时间段的延迟而减小在晶体管的开关周期中的时间延迟的比率。
而且，按照这个实施例的同步整流型电源单元10及其控制电路20，如果使导通同步侧开关晶体管FET2的定时接近在主开关晶体管FET1关断时相差检测电路30检测到输入信号FR的定时，则在主开关晶体管FET1被判断后电流流向在同步侧开关晶体管FET2的漏极和源极之间连接的二极管D的时间被缩短，以便可以向同步侧开关晶体管FET2提供电流。因此，可以减小当电流流向二极管D时发生的功率损耗。
按照本实施例的同步整流型电源单元10的控制方法，对应于输入信号FR的相位和通过延迟一个周期之前的输入信号FR而获得的延迟信号FP之间的相差，向延迟电路40输出控制电压VC。其后，按照本实施例的控制方法，对应于控制电压VC而增大或者减小流过延迟时间控制电路41的电流I2，以便改变电容器C3两端的电压变得高于参考电压VREF的时间以调整延迟信号FP的输出定时。因此，可以使得输出延迟信号FP的定时接近检测输入信号FR的定时，以便可以将延迟信号FP转换为相对于输入信号FR具有更小相差的信号。
按照本实施例的同步整流型电源单元的控制方法，如果对应于与其输出定时被调整的延迟信号FP同步的输入信号FR1而导通同步侧开关晶体管FET2，则可以使得导通同步侧开关晶体管FET2的定时接近当关断主开关晶体管FET1时检测输入信号FR的定时，以便从检测到输入信号FR的时间到导通同步侧开关晶体管FET2的时间之间的时间段的延迟被缩短。然后，按照本实施例的控制方法，即使将高频用作晶体管FET1和FET2的开关频率，也可以迅速地导通和关断晶体管FET1和FET2，并且可以通过下述方式来减小在晶体管的开关周期中的时延的比率：通过减小从关断同步侧开关晶体管FET2的时间到导通同步侧开关晶体管FET2的时间之间的时间段的延迟。
按照本实施例的同步整流型电源单元的控制方法，如果使得导通同步侧开关晶体管FET2的定时接近当关断主开关晶体管FET1时检测到输入信号FR的定时，则在主开关晶体管FET1被关断后电流流向在同步侧开关晶体管FET2的漏极和源极之间连接的二极管D的时间被缩短，以便可以向同步侧开关晶体管FET2提供电流。因此，可以减小当电流流向二极管D时发生的功率损耗。
在这个实施例的同步整流型电源单元10及其控制电路20中，如果延迟电路40对应于所施加的控制电压VC而增大或者减小流过延迟时间控制电路41的电流I2以便改变输出延迟信号FP的定时，则延迟信号FP的相位被改变以便减小延迟信号FP的相位的延迟量(在图4中的(1))或者延迟信号FP的相位的超前量(在图4中的(2))，因此，可以减小延迟信号FP的相位和输入信号FR的相位之间的相差。
而且，在本实施例的同步整流型电源单元10及其控制电路20中，如果相差检测电路30重复地检测到在其从延迟电路40输出的定时被改变的延迟信号FP的相位和输入信号FR的相位之间的相差，则对于检测结果，进一步减小相差，以便延迟电路40减小对应于根据检测结果而改变的控制电压VC的相位延迟的量或者相位超前的量，因此，延迟信号FP的相位和输入信号FR的相位之间的相差可以被保持在被减小的状态中。
按照这个实施例的同步整流型电源单元10的控制方法，对应于输入信号FR的相位和延迟一个周期之前的输入信号FR的延迟信号FP的相位之间的差，输出控制电压VC。然后，按照这个实施例的控制方法，如果对应于控制电压VC而增大或者减小流过延迟时间控制电路41的电流I2以便改变输出延迟信号FP的定时，则延迟信号FP的相位被改变，并且延迟信号FP的相位延迟的量或者延迟信号FP的相位超前的量被减小，因此，延迟信号FP的相位和输入信号FR的相位之间的相差可以被保持在被减小的状态。
按照本实施例的同步整流型电源单元10的控制方法，如果在其从延迟电路40输出的定时被改变的延迟信号FP的相位和输入信号FR的相位之间的相差被重复地检测，则对于检测结果，进一步减小相差，以便对应于根据检测结果而改变的控制电压VC而减小相位延迟的量或者相位超前的量，因此，可以继续减小在延迟信号FP的相位和输入信号FR的相位之间的相差的状态。
在这个实施例的同步整流型电源单元10及其控制电路20中，为了减小延迟信号FP的相位延迟的量，并且通过电压提供电路33来减小延迟信号FP的相位超前的量，其值被提高的控制电压VC和其值被降低的控制电压VC分别被施加到延迟电路40。然后，如上所述，延迟电路40改变对应于所施加的控制电压VC的延迟信号FP的输出定时，以便减小延迟信号FP的相位延迟的量或者延迟信号FP的相位超前的量，因此，可以减小延迟信号FP的相位和输入信号FR的相位之间的相差。
在本实施例的同步整流型电源单元10的控制方法中，为了减小延迟信号FP的相位延迟的量，为了减小延迟信号FP的相位超前的量，分别产生其值被提高的控制电压VC或者其值被降低的控制电压。按照本实施例的控制方法，可以通过下述方式来减小延迟信号FP的相位和输入信号FR的相位之间的相差：通过经由改变对应于所产生的控制电压VC的延迟信号FP的输出定时而减小延迟信号FP的相位延迟的量或者延迟信号FP的相位超前的量。
在本实施例的同步整流型电源单元10及其控制电路20中，如果当关断主开关晶体管FET1时由相差检测电路30检测的输入信号FR的相位和与导通同步侧开关晶体管FET2的延迟信号FP1同步的延迟信号FP的相位一致，则第一逻辑与门电路AND1通过延迟信号FP，并且向同步侧开关晶体管FET2的栅极输出延迟信号FP1。于是，按照这个实施例，当关断主开关晶体管FET1时，向同步侧开关晶体管FET2的栅极输出延迟信号FP1，以便导通晶体管FET2，因此，可以防止两个晶体管FET1和FET2同时被导通。
按照本实施例的同步整流型电源单元10的控制方法，当在关断主开关晶体管FET1时检测的输入信号FR的相位和与导通同步侧开关晶体管FET2的延迟信号FP1同步的延迟信号FP的相位一致时，延迟信号FP1被输出到同步侧开关晶体管FET2的栅极。然后，当关断主开关晶体管FET1时，延迟信号FP1被输出到同步侧开关晶体管FET2的栅极，以便导通晶体管FET2，由此防止导通两个晶体管FET1和FET2。
在本实施例的同步整流型电源单元10及其控制电路20中，当延迟时间控制电路41向电容器C3输出对应于控制电压VC而增大或者减小的电流I2时，可以对应于被输出到电容器C3的电流值的差别而调整电容器C3的充电时间。然后，按照这个实施例，通过调整电容器C3的充电时间而改变提高电容器C3两端的电压的时间，并且对应于提高电压的时间而调整第二比较器COMP2输出高电平的延迟信号FP的定时，因此，可以对应于输出延迟信号FP的定时来改变延迟信号FP的延迟时间。
在本实施例的同步整流型电源单元10及其控制电路20中，当输入信号FR的前沿定时与延迟信号FP的前沿定时一致时(在图4中的t5)，向D触发器电路34的输入端D输入由第二逻辑与门电路AND2输出的高电平信号。然后，当延迟信号FP被输入到时钟端CK时，D触发器电路34从输出端Q输出高电平的相位确认信号LOCK。然后，按照这个实施例，当输入信号FR的前沿的定时与延迟信号FP的前沿的定时一致以便在输入信号FR的相位和延迟信号FP的相位之间没有相差、并且不需要调整延迟信号FP的相位延迟的量或者延迟信号FP的相位超前的量时，D触发器电路34可以与延迟信号FP同步地输出相位确认信号LOCK。
在本实施例的同步整流型电源单元10的控制方法中，如果在输入信号FR的前沿的定时与延迟信号FP的前沿的定时一致时与延迟信号FP同步地输出相位确认信号LOCK，则当在输入信号FR的相位和延迟信号FP的相位之间没有相差以便不需要调整延迟信号FP的相位延迟的量或者延迟信号FP的相位超前的量时，与延迟信号FP同步地输出相位确认信号LOCK。
本发明不限于上述的实施例，而是可以通过在不脱离本发明的精神的范围内适当地修改部分结构而实现本发明。上述实施例的同步整流型电源单元10的控制电路20可以由单个半导体芯片或者多个半导体芯片构成。而且，同步整流型电源单元10可以由单个半导体芯片或者多个半导体芯片构成。而且，电子设备可以由具有控制电路的同步整流型电源单元构成。
按照本发明同步整流型电源单元的控制电路，同步整流型电源及其控制方法，如果对应于在第一信号的相位和基于一个周期之前的第一信号而产生的第二信号的相位之间的相位差而调整第二信号的输出定时，则可以使得第二信号的输出定时接近第一信号的检测定时，并且可以将第二信号转换为相对于第一信号具有较小相差的信号。
而且，按照本发明，当对应于其输出定时被调整的第二信号而导通整流开关器件时，如果可以使得导通整流开关器件的定时接近从主开关器件关断的状态引发的第一信号的检测定时、并且因此可以减小从检测到第一信号的时间到导通整流开关器件的时间之间的时间段的延迟。于是，按照本发明，即使开关频率被转换为更高的频率，通过减小从关断主开关器件的时到导通整流开关器件的时间之间的时间延迟，减小开关时段中的时间延迟的比率，因此，可以迅速地导通和关断主开关器件和整流开关器件。
而且，按照本发明，如上所述，如果使得导通整流开关器件的定时接近从关断主开关器件的状态引发的第一信号的检测定时，则可以缩短电流流向整流开关器件的反并联二极管的时间，以便可以向整流开关器件提供电流。因此，可以降低当电流流向反并联二极管时发生的功耗。
本申请基于和要求2006年9月28日提交的在先日本专利申请2006-263987的优先权的权益，其整体内容通过引用被并入在此。

Claims (17)

1.一种同步整流型电源单元的控制电路，其中，线圈连接到在主开关器件和具有反并联二极管的整流开关器件之间的连接点，并且所述主开关器件和所述整流开关器件被以恒定的周期交替地导通和关断，
所述控制电路包括：
检测部分，用于当所述主开关器件关断时检测在所述连接点的第一信号的状态转变，所述第一信号对应于流过所述反并联二极管的电流以恒定周期改变；以及
相差调整部分，用于通过对应于在由所述检测部分检测的第一信号的相位和根据一个周期之前的第一信号而产生的第二信号的相位之间的相差而调整第二信号的输出定时而调整相差，
其中，所述整流开关器件对应于其输出定时被所述相差调整部分调整的第二信号而导通。
2.按照权利要求1的同步整流型电源单元的控制电路，其中，所述第二信号是通过延迟所述一个周期之前的第一信号而产生的，并且所述相差调整部分包括：相差检测部分，用于重复地检测在所述第一信号的相位和所述第二信号的相位之间的相差；以及延迟部分，其通过对应于所述相差检测部分的检测结果而改变延迟所述一个周期之前的第一信号的延迟时间而输出所述第二信号。
3.按照权利要求2的同步整流型电源单元的控制电路，其中，所述相差检测部分包括：
信号产生部分，其产生相位延迟检测信号，在检测到所述第二信号的相位相对于所述第一信号的相位延迟的状况下，所述相位延迟检测信号从其中不调整所述第二信号的相位延迟的量的延迟量非调整状况向其中减小所述相位延迟的量的延迟量调整状况改变，并且所述信号产生部分产生相位超前检测信号，在检测到所述第二信号的相位相对于所述第一信号的相位超前的状况下，所述相位超前检测信号从其中不调整所述第二信号的相位超前的量的超前量非调整状况向其中减小所述相位超前的量的超前量调整状况改变；
控制电压提供部分，其对应于所述延迟量调整状况或者所述超前量调整状况而产生控制电压，并且向所述延迟部分提供所述控制电压；以及
控制电压调整部分，其向所述控制电压提供部分选择性地指示所述延迟量调整状况或者所述超前量调整状况，以便改变所述控制电压。
4.按照权利要求3的同步整流型电源单元的控制电路，其中，所述相差检测部分包括第二信号输出部分，该第二信号输出部分在所述相位延迟检测信号处于所述延迟量非调整状况中并且所述相位超前检测信号处于所述超前量非调整状况时被输入以用于确定所述第一信号的相位与所述第二信号的相位一致的相位确认信号并且在所述相位确认信号被输入其中的状况下向所述整流开关器件输出所述第二信号。
5.按照权利要求3的同步整流型电源单元的控制电路，其中，所述延迟部分包括：电容器；电流提供部分，其对应于所述控制电压而向所述电容器提供电流，以便改变电容器的输出电压；以及电压比较部分，其比较所述输出电压与参考电压，并且输出所述第二信号。
6.按照权利要求4的同步整流型电源单元的控制电路，其中，所述相差检测部分包括D触发器，所述D触发器具有：输入端，当所述相位延迟检测信号处于所述延迟量非调整状况并且所述相位超前检测信号处于所述超前量非调整状况时所述相位延迟检测信号和所述相位超前检测信号的逻辑与信号被输入所述输入端中；以及时钟输入端，所述第二信号被输入该时钟输入端中，
其中，所述D触发器与所述第二信号同步地输出所述相位确认信号。
7.一种同步整流型电源单元，其中，线圈连接到在主开关器件和具有反并联二极管的整流开关器件之间的连接点，并且所述主开关器件和所述整流开关器件被以恒定的周期交替地导通和关断，
所述同步整流型电源单元包括：
检测部分，用于当所述主开关器件关断时检测在所述连接点的第一信号的状态转变，所述第一信号对应于流过所述反并联二极管的电流以恒定周期改变；以及
相差调整部分，用于通过对应于在由所述检测部分检测的第一信号的相位和根据一个周期之前的第一信号而产生的第二信号的相位之间的相差而调整所述第二信号的输出定时而调整所述相差，
其中，所述整流开关器件对应于其输出定时被所述相差调整部分调整的所述第二信号而导通。
8.按照权利要求7的同步整流型电源单元，其中，所述第二信号是通过延迟所述一个周期之前的第一信号而产生的，并且所述相差调整部分包括：相差检测部分，用于重复地检测在所述第一信号的相位和所述第二信号的相位之间的相差；以及延迟部分，其通过对应于所述相差检测部分的检测结果而改变延迟所述一个周期之前的第一信号的延迟时间而输出所述第二信号。
9.按照权利要求8的同步整流型电源单元，其中，
所述相差检测部分包括：信号产生部分，其产生相位延迟检测信号，在检测到所述第二信号的相位相对于所述第一信号的相位延迟的状况下，所述相位延迟检测信号从其中不调整所述第二信号的相位延迟的量的延迟量非调整状况向其中减小所述相位延迟的量的延迟量调整状况改变，并且所述信号产生部分产生相位超前检测信号，在检测到所述第二信号的相位相对于所述第一信号的相位超前的状况下，所述相位超前检测信号从其中不调整所述第二信号的相位超前的量的超前量非调整状况向其中减小所述相位超前的量的超前量调整状况改变；
控制电压提供部分，其对应于所述延迟量调整状况或者所述超前量调整状况而产生控制电压，并且向所述延迟部分提供所述控制电压；以及
控制电压调整部分，其向所述控制电压提供部分选择性地指示所述延迟量调整状况或者所述超前量调整状况，以便改变所述控制电压。
10.按照权利要求9的同步整流型电源单元，其中，所述相差检测部分包括第二信号输出部分，该第二信号输出部分在所述相位延迟检测信号处于所述延迟量非调整状况并且所述相位超前检测信号处于所述超前量非调整状况时被输入以用于确定所述第一信号的相位与所述第二信号的相位一致的相位确认信号并且在所述相位确认信号被输入其中的状况下向所述整流开关器件输出所述第二信号。
11.按照权利要求9的同步整流型电源单元，其中，所述延迟部分包括：电容器；电流提供部分，其对应于所述控制电压而向所述电容器提供电流，以便改变电容器的输出电压；以及电压比较部分，其比较所述输出电压与参考电压，并且输出所述第二信号。
12.按照权利要求10的同步整流型电源单元，其中，所述相差检测部分包括D触发器，所述D触发器具有：输入端，其中，当所述相位延迟检测信号处于所述延迟量非调整状况并且所述相位超前检测信号处于所述超前量非调整状况时所述相位延迟检测信号和所述相位超前检测信号的逻辑与信号被输入到所述输入端中；以及时钟输入端，所述第二信号被输入到所述时钟输入端中，其中，所述D触发器与所述第二信号同步地输出所述相位确认信号。
13.一种同步整流型电源单元的控制方法，在所述同步整流型电源单元中，线圈连接到在主开关器件和具有反并联二极管的整流开关器件之间的连接点，并且所述主开关器件和所述整流开关器件被以恒定的周期交替地导通和关断，
所述控制方法包括：
检测步骤，用于当所述主开关器件关断时检测在所述连接点的第一信号的状态转变，所述第一信号对应于流过所述反并联二极管的电流以恒定周期改变；以及
相差调整步骤，用于通过对应于在由所述检测步骤检测的第一信号的相位和根据一个周期之前的第一信号而产生的第二信号的相位之间的相差而调整所述第二信号的输出定时而调整所述相差，
其中，所述整流开关器件对应于其输出定时被所述相差调整步骤调整的所述第二信号而导通。
14.按照权利要求13的同步整流型电源单元的控制方法，其中，所述第二信号是通过延迟所述一个周期之前的第一信号而产生的，并且所述相差调整步骤包括：相差检测步骤，用于重复地检测在所述第一信号的相位和所述第二信号的相位之间的相差；以及延迟部分，其通过对应于所述相差检测步骤的检测结果而改变延迟所述一个周期之前的第一信号的延迟时间而输出所述第二信号。
15.按照权利要求14的同步整流型电源单元的控制方法，其中，
所述相差检测步骤包括：
相位延迟检测信号产生步骤，其产生相位延迟检测信号，在检测到所述第二信号的相位相对于所述第一信号的相位延迟的状况下，所述相位延迟检测信号从其中不调整所述第二信号的相位延迟的量的延迟量非调整状况向其中减小所述相位延迟的量的延迟量调整状况改变；
相位超前检测信号产生步骤，其产生相位超前检测信号，在检测到所述第二信号的相位相对于所述第一信号的相位超前的状况下，所述相位超前检测信号从其中不调整所述第二信号的相位超前的量的超前量非调整状况向其中减小所述相位超前的量的超前量调整状况改变；
电压产生步骤，其对应于所述延迟量调整状况或者所述超前量调整状况而产生控制电压；以及
电压调整步骤，其选择性地指示所述延迟量调整状况或者所述超前量调整状况，以便改变由所述电压产生步骤产生的所述控制电压。
16.按照权利要求15的同步整流型电源单元的控制方法，其中，所述相差检测步骤包括以下步骤：当所述相位延迟检测信号处于所述延迟量非调整状况并且所述相位超前检测信号处于所述超前量非调整状况时，输出用于确定所述第一信号的相位与所述第二信号的相位一致的相位确认信号；以及一第二信号输出部分在所述相位确认信号被输入其中的状况下向所述整流开关器件输出所述第二信号。
17.按照权利要求16的同步整流型电源单元的控制方法，其中，所述相差检测步骤包括以下步骤：当所述相位延迟检测信号处于所述延迟量非调整状况并且所述相位超前检测信号处于所述超前量非调整状况时，与所述第二信号同步地输出所述相位确认信号。
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