CN101137969A - 主系统与并行数据处理系统之间的压缩数据传送接口 - Google Patents

主系统与并行数据处理系统之间的压缩数据传送接口 Download PDF

Info

Publication number
CN101137969A
CN101137969A CNA2005800469297A CN200580046929A CN101137969A CN 101137969 A CN101137969 A CN 101137969A CN A2005800469297 A CNA2005800469297 A CN A2005800469297A CN 200580046929 A CN200580046929 A CN 200580046929A CN 101137969 A CN101137969 A CN 101137969A
Authority
CN
China
Prior art keywords
data
signal
clock
parallel
data bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005800469297A
Other languages
English (en)
Inventor
A·A·普日贝茨
D·S·科恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Original Assignee
Atmel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Corp filed Critical Atmel Corp
Publication of CN101137969A publication Critical patent/CN101137969A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
    • H04N21/23614—Multiplexing of additional data and video streams
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4904—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using self-synchronising codes, e.g. split-phase codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0045—Correction by a latch cascade
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/434—Disassembling of a multiplex stream, e.g. demultiplexing audio and video streams, extraction of additional data from a video stream; Remultiplexing of multiplex streams; Extraction or processing of SI; Disassembling of packetised elementary stream
    • H04N21/4348—Demultiplexing of additional data and video streams
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Information Transfer Systems (AREA)

Abstract

所描述的是一种具有系统数据总线、时钟信号、控制信号的主系统与并行数据总线(150A，150B)通过接口连接的装置及方法。设定配置比特使得接口装置(110)被编程为以可选择的装置接口模式作为发送器或接收器操作。在作为发送器操作时，该接口装置组合并压缩系统数据总线、时钟和控制信号以与并行数据总线(150A，150B)的可用宽度相匹配。在作为接收器操作时，该接口(110)从并行数据总线(150A，150B)接收信号、并将经组合及压缩的原始信号复原。所述装置接口模式可选择以与不同的装置和电路配置兼容。

Description

主系统与并行数据处理系统之间的压缩数据传送接口
技术领域
本发明涉及集成电路。更具体地说，本发明是一种使多条数据线、时钟线和控制线与一并行总线通过接口连接的系统和方法。
背景技术
串行接口广泛用于电子电路和装置之间的数字数据交换。串行接口的其中一些优点包括互连媒体用的引脚和导线的数量少、电磁干扰(EMI)的敏感度低以及功耗小。串行数字接口(SDI)的一普及应用是主计算机或处理器与成像装置、诸如液晶显示器(LCD)的显示装置或相机的连接。SDI提供一种装置间的数据交换手段，它可使例如图像能从相机传送到个人计算机以便共享、归档、或修改。
在通过一串行链路共享数据之前，该数据必须要格式化成与该链路的特定协议规约相符的配置，然后再传送给并串行转换调制器电路。该并串行转换调制器接收通常为字节或字的离散单元中的数据，并将该数据转换成一比特序列以依次通过互连媒体传送。在该媒体的接收端，串并行转换解调器接收该比特序列并将其再组合以再造数据单元的原始序列。该并串行转换调制器的动作通常受控于系统时钟，该系统时钟确定该并串行转换调制器将数据单元转换成一比特序列并继而通过互连媒体发送的速率。类似地，该串并行转换解调器以该并串行转换调制器发送的速率来接收该比特序列，并将再造的数据以由同步时钟控制的速率传送给系统。在一些情况下，时钟信号可作为通过接口传送的串行数据的一部分来发送，该信号可嵌入串行化数据内，或是通过单独的专用于该时钟信号的线路来发送。
并串行转换器/串并行转换器(SERDES)电路的结构在本领域是公知的。电子电路与SERDES中的调制器和解调器电路通过接口连接的常用方法是为发送接口和接收接口提供独立的接口电路。这些独立的接口电路通常各自通过并行总线与调制器和解调器电路通信。此外，该些接口电路通常是预定应用专用的。换句话说，接口电路可被设计成只传送8比特数据或16比特数据。此外，该些电路通常被配置成提供一单模操作。例如，如果接口被设计成除数据外还发送一时钟信号，则在没有所包含时钟信号的情况下电路就不能运作。
一般来说，最好可根据比特率、功耗或其它性能属性来使串行接口的性能最佳化。达成这一目标的一种方法是通过采用数据压缩使必须经由接口发送的比特数减少。数据压缩通常可通过软件手段或通过专用电路执行一压缩算法来实现。
因此，需要一种主机电路与并行总线通过接口连接的装置和方法，它通过在单个电路内提供既发送又接收的能力、配置的灵活性以及数据压缩来扩展本领域技术。另外，数据压缩的结合使得对串行数据使用归零制(RTZ)或归一制(RTO)格式成为可能。这继而可开发一较大范围的传输技术，包括脉宽调制(PWM)及其变型。这样就提高了串行接口的有用性。本领域技术人员还会理解：这种能力具有其它的在电子电路和装置之内及之间的数据传送方面的应用，例如可提供一种增加芯片内并行总线的有效带宽，同时增加电路块与并行总线通过接口连接的灵活性和选择的方法。
发明内容
本发明是一种具有系统数据总线、时钟信号和控制信号的主系统与并行数据总线通过接口连接的装置和方法。通过设定配置比特，该接口装置可被编程为作为具有可选择的装置接口模式的发送器或接收器操作。在作为发送器操作时，该接口装置组合并压缩系统数据总线、时钟和控制信号以匹配并行数据总线的有效宽度。在作为接收器操作时，该接口接收来自并行数据总线的信号并恢复经组合和压缩的原始信号。该些装置接口模式可选择成与不同的装置和电路配置兼容。在本发明一示例性实施例中，该接口装置被配置成以适用于通过接口连接微处理器与图形显示器的微处理器模式操作、以及以适用于通过接口连接微处理器与相机的成像器模式操作。
在以下的论述中，在发送模式下操作的接口部件也可被称为发送部件。同样地，在接收模式下操作的接口部件也可被称为接收部件。
附图说明
图1是利用本发明的并串行转换器/串并行转换器系统的框图。
图2a是本发明的配置成在微处理器模式下发送数据的框图。
图2b是本发明的配置成在成像器模式下发送数据的框图。
图2c是本发明的配置成在微处理器模式下接收数据的框图。
图2d是本发明的配置成在成像器模式下接收数据的框图。
图3是示出根据本发明的回送模式的操作配置的时序图。
图4是根据本发明一示例性实施例的数据通过同步流水线的传递。
图5是利用本发明的微处理器系统的框图。
具体实施方式
参照图1，利用本发明一示例性实施例的并串行转换器/串并行转换器系统100包括接口部件110、时钟分频器140、解调器160以及调制器170。接口部件110进一步包括可配置接口120和配置部件130。数据信号D[15:0]与接口部件110连接并包括一数据总线，该数据总线在微处理器模式下操作时被用作16比特数据总线。或者，数据信号D[7:0]可在成像器模式下操作时被用作8比特数据总线，而余下的数据信号线D[15:8]则提供通用的输入/输出(GPIO)能力。
第一芯片选择信号/水平同步信号共用线CS1/HS与该可配置接口120连接，从而在微处理器模式下操作该接口时为第一芯片选择信号CS1提供一连接、以及在成像器模式下操作该接口时为水平同步信号HS提供一连接。第二芯片选择信号CS2与该可配置接口120连接，从而在微处理器模式下操作该接口时提供一手段来发送和接收该第二芯片选择信号CS2。
寄存器选择信号/像素时钟信号共用线RS/PCLK与该可配置接口120连接，从而在微处理器模式下操作该接口时为用来区别显示数据和指令数据的寄存器选择信号RS提供一连接。在成像器模式下操作该接口时，该寄存器选择信号/像素时钟信号共用线RS/PCLK为像素时钟信号PCLK提供一连接。
处理器时钟信号/垂直同步信号共用线ECLK/VS与该可配置接口120连接，从而在微处理器模式下操作该接口时为处理器时钟信号ECLK提供一连接、以及在成像器模式下操作该接口时为垂直同步信号VS提供一连接。串行时钟信号与该配置部件130连接。该串行时钟信号可用于串行数据信号的捕捉、再同步或输出。串行数据信号与该配置部件130耦合以提供一手段来设定和读取该些设定接口操作特性的配置比特。
系统时钟信号与在本示例性实施例中将系统时钟频率除以2的时钟分频器140连接。所分割的系统时钟与解调器160和调制器170连接。该时钟分频器140还连接串行接口时钟信号CTXRX，在选定操作模式需要的情况下该信号会通过互连媒体发送。
该可配置接口120通过输入并行数据总线150A与解调器160连接，并通过输出并行数据总线150B与调制器170连接。在该示例性实施例中，输入并行数据总线150A和输出并行数据总线150B各自的总线宽度为18比特。本领域技术人员会理解：有可能设计一种具有双向信号传输能力的数据总线。因此，在本发明的替换实施例中，输入并行数据总线150A和输出并行数据总线150B可共用信号线。
现参照图2a，它是根据本发明的示例性实施例的接口部件110配置成在微处理器模式下发送数据的框图。可配置接口120进一步包括在数据通过流水线模式下操作的数据同步/级联部件210、以及在时钟/控制信号压缩和同步流水线模式下操作的时钟压缩和同步/再生部件220。在接口部件110被配置成在微处理器模式下发送数据时，可通过数据信号D[15:0]、寄存器选择信号RS、第一芯片选择信号CS1、第二芯片选择信号CS2和处理器时钟信号ECLK从微处理器接收总共20比特的信息。从该微处理器接收的信息被转换成通过该输出并行数据总线150B传送的18比特并行数据。
这些配置比特确定该接口部件110是将该处理器时钟信号(ECLK)还是将该第一芯片选择信号(CS1)和第二芯片选择信号(CS2)的组合用作数据捕捉时钟脉冲。该些配置比特还确定该第一芯片选择信号CS1、第二芯片选择信号CS2以及处理器时钟信号ECLK是高态有效还是低态有效。
数据捕捉时钟脉冲被选择为该处理器时钟信号ECLK、第一芯片选择信号CS1或者第二芯片选择信号CS2的上升沿或下降沿。包括数据信号D[15:0]和寄存器选择信号RS的17比特数据由该数据同步/级联部件210以数据捕捉时钟脉冲捕捉、同步以及通过输出并行数据总线150B发送到调制器。
该处理器时钟信号ECLK、第一芯片选择信号CS1和第二芯片选择信号CS2也由该时钟压缩和同步/再生部件220以数据捕捉时钟脉冲来捕捉，以示出有效数据存在于将在下文参照图4详述的同步流水线中。
当在微处理器模式下操作时，该接口部件110将第一芯片选择信号CS1、第二芯片选择信号CS2和处理器时钟信号ECLK编码成1比特的数据。该1比特数据示出哪个芯片选择信号为有效。如果第一芯片选择信号CS1和第二芯片选择信号CS2皆非有效，或是没有有效的处理器时钟信号ECLK，则不会通过该串行链路发送数据。该处理器时钟信号ECLK以及第一和第二芯片选择信号CS1和CS2在接收装置上通过使用系统时钟和延迟元件来再生，以产生与外部接口兼容的定时。
该时钟压缩和同步/再生部件220向输出并行数据总线150B提供第18个比特的数据。该第18个比特的数据是处理器时钟信号ECLK、第一芯片选择信号CS1和第二芯片选择信号CS2的压缩。这些信号表示有效数据周期的出现，并进一步示出该处理器是与关联于该第一芯片选择信号CS1的第一电路通信还是与关联于该第二芯片选择信号信号CS2的第二电路通信。由于处理器时钟信号ECLK、第一芯片选择信号CS1和第二芯片选择信号CS2由一接收部件再生，所以要传送的信息是哪个芯片选择信号为有效。这可通过将该第18个比特的逻辑电平设定如下来完成：如果第一芯片选择信号CS1有效，就将第18个比特设定为低；如果第二芯片选择信号CS2有效，则将第18个比特设定为高。
时钟信号与接口部件110连接以提供将在下文说明的用于数据捕捉、数据同步和数据输出的定时基准。数据就绪信号与接口部件110耦合。在发送模式下，该数据就绪信号可指示该输出并行数据总线150B上存在有效数据。
现参照图2b，它是根据本发明的示例性实施例的接口部件110配置成在成像器模式下发送数据的框图。该数据同步/级联部件210进一步包括第一数据周期捕捉部件215A和第二数据周期捕捉部件215B，两者皆可捕捉8比特数据。在接口部件110被配置成在成像器模式下发送数据时，通过8条数据信号线D[7:0]、水平同步信号HS、垂直同步信号VS和像素时钟信号PCLK从成像器接收信息，即每个数据周期总共接收11比特。从成像器捕捉两个数据周期的数据并将其转换为18比特并行数据，以通过输出并行数据总线150B传送到调制器。两个数据周期的捕捉使得可通过利用微处理器模式中可得的全部18比特数据路径而高效地使用可用数据带宽。数据捕捉时钟脉冲被配置成为像素时钟线PCLK的上升沿或下降沿。16比特数据由第一数据周期捕捉部件215A和第二数据周期捕捉部件215B以两个相继的数据捕捉时钟脉冲来捕捉、同步以及发送到该调制器。
该水平同步信号HS和垂直同步信号VS也以数据捕捉时钟脉冲来捕捉，以指示有效数据存在于该同步流水线(图4)中。该水平同步信号HS和垂直同步信号VS每两次数据捕捉才发送一次，从而可从该待发送的数据中除去两个数据比特。所发送的水平同步信号HS和垂直同步信号VS包括输出并行数据总线150B上数据的第17和第18比特。该像素时钟信号PCLK不会发送，而是由接收部件再生。该成像器被配置成传送数据脉冲群，在水平同步信号HS和垂直同步信号VS无效时即停止。接口部件110利用水平同步信号HS和垂直同步信号VS之间的间断：具有低电平的水平同步信号HS和设定为一电流值的垂直同步信号VS的一18比特字通过链路发送，以表示水平同步信号HS脉冲群的结束。在该水平同步信号HS为低电平时随后的数据不会传送以节能。
本领域技术人员会理解，捕捉相继数据周期的原理可扩展到捕捉两个以上的数据周期，它们可以是或可以不是相继的，而为了实施本发明该输出并行数据总线的宽度无需限于18个比特。
现参照图2c，它是根据本发明的示例性实施例的接口部件110配置成在微处理器模式下接收数据的框图。在微处理器模式下操作时，从该输入并行数据总线150A接收的18比特字用来恢复20个信号，它们包括数据信号D[15:0]、寄存器选择信号RS、第一芯片选择信号CS1、第二芯片选择信号CS2以及处理器时钟信号ECLK。在接收模式时，数据就绪信号指示该输入并行数据总线150A上出现有效数据。通过连接相应的信号，可从该输入并行数据总线150A恢复数据信号D[15:0]和寄存器选择信号RS，从而获得18分之17的可用信号。处理器时钟信号ECLK、第一芯片选择信号CS1和第二芯片选择信号CS2由在再生模式下操作的时钟压缩和同步/再生部件220利用来自该输入并行数据总线150的第18个比特恢复。处理器时钟信号ECLK、第一芯片选择信号CS1和第二芯片选择信号CS2在恢复后的格式由该些配置比特来确定。由于只使用1个比特来表示组合的处理器时钟信号ECLK、第一芯片选择信号CS1和第二芯片选择信号CS2，这些信号可以与在发送部件中用于信号编码的格式可能不同的格式来再生。处理器时钟信号ECLK、第一芯片选择信号CS1和第二芯片选择信号CS2的彼此相关、以及与数据信号D[15:0]相关又与寄存器选择信号RS相关的建立和保持时间会再造，以与附加于该接口部件110的目标微处理器相兼容。
现参照图2d，它是根据本发明的示例性实施例的接口部件110配置成在成像器模式下接收数据的框图。在成像器模式下操作时，从输入并行数据总线150A接收的18比特字用来恢复信号，这些信号包括由八个数据信号D[7:0]、垂直同步信号VS、水平同步信号HS以及像素时钟信号PCLK构成的两个相继的成像器数据周期，即总共为22个比特的原始数据。该数据通过/级联部件210藉由存储来自该输入并行数据总线150A的与所需数据相对应的16个比特、并将这些存储的比特以两个相继的8比特组的方式传送到该数据通过/级联部件210之外来恢复这些数据信号D[7:0]。时钟压缩和同步/再生部件220则恢复垂直同步信号VS、水平同步信号HS以及像素时钟信号PCLK。来自该输入并行数据总线150A的第17和第18比特用来恢复该垂直同步信号VS和水平同步信号HS。该像素时钟信号PCLK使用系统时钟来再生。垂直同步信号VS、水平同步信号HS以及像素时钟信号PCLK的极性由该些配置比特确定。由于像素时钟信号PCLK在该时钟压缩和同步/再生部件220中再生，因此其极性和状态，例如连续或脉冲操作，可能与发送部件所用的不同。
现参照图3，它是本发明在通常用于自测试的回送模式下操作时各信号之间的关系的时序图。所示的回送模式与配置成在微处理器模式下操作时的系统对应。该时序图为对并串行转换器/串并行转换器系统100(图1)的内部逻辑作一模拟的结果。该模拟采用由位于美国加州圣何塞的CadenceDesignSystems，Inc.制造的称为Verilog-NC和Verilog-XL的商用逻辑模拟器来进行。图3所示的数据值以十六进制表示。按照本领域技术人员公知的常见做法，″X″表示未知值。星号″*″表示因图形显示的空间不足而未能表示的已知值。阴影线图案″\\\″表示具有一未知值的二进制(单比特)信号。
图3的时序图的顶部示出系统时钟(图1)和分频的系统时钟(系统时钟/2)。信号LOOPBACKENABLE(回送使能)表示回送配置比特的状态。当LOOPBACKENABLE如图3所示被断言为HI(逻辑高)时，接口部件110自动地从发送模式切换到接收模式，并返回作芯片回送测试。
在芯片回送测试时，接口部件110在其提升数据就绪信号(图2a-2d)后的一个串行时钟周期由发送模式切换成接收模式，并保持于接收模式达四个系统时钟周期：在图3的事件A3处，可看到数据就绪信号的由逻辑低到逻辑高的转换与该串行时钟的一上升沿大致同时发生。表示数据信号D[15:0](图2a)在输入模式下操作的信号D[15:0]IN会由将在下文参照图4详述的数据捕捉寄存器锁存。数据捕捉过程可在接口处于发送模式时由输入信号ECLK、CS1或CS2启动。在所示的示例中，与信号D[15:0]IN相关联的值在捕捉时为十六进制值0x1234；该值的16比特二进制表示为0001001000111000。所捕捉的数据表现为信号DATA_CAP[15:0]，并且在事件A3发生后，可看到它等于十六进制值0x1234。该数据在捕捉后会再同步并通过添加RS与一组合的ECLK、CS1和CS2信号而转换为一18比特数值。该再同步的数据在图3中表现为信号DATA_RESYNC[17:0]，它具有十六进制值0x48d0，与18比特二进制值000100100011100000相对应。该再同步的数据会传到将在下文参照图4详述的数据输出寄存器。该数据表现为信号18BITOUT，它与图2a的并行数据信号相对应。来自该信号18BITOUT的数据通过该输出并行数据总线150B(图1、2a)发送到调制器170(图1)，并继而回送到解调器160(图1)。DATAREADY(数据就绪)信号表示该18比特数据已准备好用于并串行转换器部件。
在相当于一串行时钟周期的时间间隔t1后，事件B3发生。在发生事件B3时，串并行转换器功能控制信号DSER从低转换到高。同时，并串行转换器功能控制信号SER从高转换到低。该串并行转换器功能控制信号DSER和并串行转换器功能控制信号SER的转变使接口部件110从发送模式切换到接收模式。
该解调器160(图1)在时间间隔t2期间对回送数据作并串转化。事件C3通过使信号DMOD_VALID从低转换到高来表示该操作完成。该事件C3指示该输入并行数据总线150A(图1、2c)上出现有效数据，正如信号18BITIN所表示。参照图3和18BITIN，可看到该事件C3后的数据值为十六进制值0x48d0，与提供给调制器160(图1)的回送数据相对应。两个最低有效比特从该数据剥除并用于再生RS、ECLK、CS1和CS2。剩余的16个比特包括信号D[15:0]OUT，它表示数据信号D[15:0](图2c)在输出模式下操作。参照图3，可看到信号D[15:0]OUT在对应于接收模式的操作期间具有十六进制值0x1234，说明原始数据已正确地恢复。
应该注意，在图3所示的接收区间期间，信号ECLK IN和ECLK OUT显得很相似。在该部分的回送模式期间，信号ECLK IN与ECLK OUT相同。在图3所示的发送区间期间，信号ECLK IN和ECLK OUT可以不同，而系统则处于串行化模式和接收去往该微处理器的数据。
如图3所示，该接收模式的持续时间为t3，它相当于四个如上文所述的系统时钟周期。在该时间间隔t3结束时，事件D3发生。在发生事件D3时，串并行转换器功能控制信号DSER从高转换到低。同时，该并串行转换器功能控制信号SER从低转换到高。该串并行转换器功能控制信号DSER和并串行转换器功能控制信号SER的转变使接口部件110从接收模式转换到发送模式。
回送配置的一个独特方面在于发送和接收模式两者使用相同的寄存器。在本领域公知的回送设计中，发送和接收路径会同时地激活；因此，对发送和接收函数会使用单独的寄存器。
参照图4，一示例性的三级数据通过同步流水线400是可配置接口120(图1)的一可选概念视图，该可配置接口120包括数据捕捉寄存器410、数据捕捉/再同步寄存器420、数据输出寄存器430、数据捕捉信号线440、数据捕捉/再同步信号线450以及居间的逻辑块460A-E。该数据捕捉/再同步寄存器420与数据捕捉寄存器410和数据输出寄存器430连接。一流水线数据输入信号与数据捕捉寄存器410连接，并将多个输入信号传送到数据捕捉寄存器410，该数据捕捉寄存器410在捕捉时钟信号的一边沿处将这些输入信号锁存。这些锁存的输入信号稍后在该捕捉时钟信号的一后续边沿处从数据捕捉寄存器时钟输出，并通过数据捕捉信号线440传送到数据捕捉/再同步寄存器420的一输入端。这些施加到该数据捕捉/再同步寄存器420的输入端的信号在同步时钟信号的一边沿处锁存，并在稍后在该同步时钟信号的一后续边沿处时钟输出，并通过数据捕捉/再同步信号线450传送到数据输出寄存器430的一输入端。这些施加到数据输出寄存器430的输入端的信号在同步时钟信号的一边沿处锁存，并在稍后在该同步时钟信号的一后续边沿处时钟输出以产生一流水线数据输出信号。为节省该接口部件110(图1、2a-2d)在一硅片上的实施面积，可将相同的三级数据通过同步流水线400用于该接口的所有操作模式。在接口部件110在成像器模式下操作时，该三级数据通过同步流水线400也用来再生水平同步信号HS、垂直同步信号VS以及像素时钟信号PCLK。在接口部件110在微处理器模式下操作时，该三级数据通过同步流水线400也用来再生该第一芯片选择信号CS1、第二芯片选择信号CS2以及处理器时钟信号ECLK。本领域技术人员会理解数据捕捉寄存器410、数据捕捉/再同步寄存器420以及数据输出寄存器430各自可按照所处理的数据信号的数量而进一步包括多个寄存器，图中将其各自简化为单一寄存器以毫不模糊地示出本发明的必要部件。还应理解，居间逻辑块460A-E表示通常用来便于一数字电路中信号的分配和控制的逻辑电路及函数的可能结合。
适当地选择捕捉时钟信号和同步时钟信号使接口部件110可恢复这些不通过串行链路发送的信号。以下表格概括了本发明各示例性实施例使用的操作模式、信号和时钟之间的关系：
操作模式     流水线数据输入信号 捕捉时钟     流水线数据输出信号 同步时钟
    微处理器发送微处理器接收成像器发送成像器接收     D[15:0]、RS、CS1、CS2、ECLK来自输入并行数据总线150A的18比特D[7:0]、VS、HS来自输入并行数据总线150A的18比特     CS1、CS2或ECLK来自解调器160PCLK来自解调器160     至输出并行数据总线150B的18比特D[15:0]、RS、CS1、CS2、ECLK至输出并行数据总线150B的18比特D[7:0]、VS、HS     系统时钟系统时钟系统时钟再生PCLK
在该示例性实施例中，来自微处理器的数据周期与系统时钟不同步，但可以与系统时钟相同的频率接收。来自成像器接口的数据周期也与该系统时钟不同步，但可以两倍于系统时钟的频率接收。接口部件110捕捉数据并使其与系统时钟同步，从而将其传送到调制器170(图1)。为了可同步，该系统时钟可以加倍，且加倍的系统时钟可用于同步流水线。十八比特数据被发送到发送部件，且一同步信号指示数据已就绪。
在接口部件110处于接收模式时，可假定数据的接收与系统时钟不同步。因为来自该发送部件的延迟、数据链路的延迟以及该接收部件的不同步特性，所以可假定该18比特的并行数据与系统时钟不同步，但它可以与系统时钟相同的频率来接收。该接收数据与该系统时钟的相位关系不定。该接口部件每个系统时钟周期捕捉18比特数据一次，并在再生这些并非明确通过链路发送的编码信号之前使该18比特数据与系统时钟同步。为了可同步，该系统时钟可以加倍以用于同步流水线。
现参照图5，根据本发明的示例性实施例的微处理器系统500进一步包括微处理器510、第一显示器520、第二显示器530、相机540以及第一、第二、第三和第四实例的并串行转换器/串并行转换器550A-D。该第一、第二、第三和第四实例的并串行转换器/串并行转换器550A-D是并串行转换器/串并行转换器系统100(图1)的特定实施例。该微处理器510进一步包括用于供应显示数据的存储器端口512和用于接收图像数据的相机接口514。传送工作于例如19.2MHz的系统时钟的时钟信号线CLK与这些实例的并串行转换器/串并行转换器550A-D以及相机540耦合。
根据下表，与每一实例的并串行转换器/串并行转换器550A-D相关联地示出的模数表示操作配置：
模式00：微处理器模式，接收
模式01：微处理器模式，发送
模式10：成像器模式，发送
模式11：成像器模式，接收
一概念性界线560将微处理器系统500分成两部分：致力于数据处理的第一部份，包括该微处理器510；以及致力于图像获取和显示的第二部份，它包括第一显示器520、第二显示器530以及相机540。被该概念性界线560分开的两部分由连接这些实例的并串行转换器/串并行转换器550A-D的微处理器串行数据线570、成像器串行数据线580和时钟线590来链接。本领域技术人员会理解该成像系统的两部分可以是物理上分开和不同的装置，例如通过串行电缆与图像显示和捕捉单元连接的个人计算机，或该成像系统的两部分可被集成到单个电路板、单个封装模块或甚至单个半导体衬底上。
本领域技术人员还可理解：可构成一可选实施例，其中通过将时钟信号嵌入源自第一实例的并串行转换器/串并行转换器550A的发送串行数据内、以及根据第二实例的并串行转换器/串并行转换器550B内所接收的串行数据恢复时钟信号而使时钟线590变得不必要。
通过串行互连相链接的发送部件和接收部件两者通常都可根据适当的配置比特来配置以在相同的装置接口模式下操作；即微处理器模式或成像器模式。所有其它的配置比特可在发送部件和接收部件上作不同的设定。例如，第一实例的并串行转换器/串并行转换器550A中的发送部件可被配置成使用高态有效的ECLK写入模式在微处理器模式下通过接口连接。第二实例的并串行转换器/串并行转换器550B中的相应接收部件可被配置成使用低态有效的CS写入模式在微处理器模式下通过接口连接。在发送部件和接收部件之间改变配置比特设置的能力使得在选择如何将装置连接到这些部件方面具有灵活性。
微处理器510的存储器端口512通过数据信号线D[15:0]、寄存器选择信号RS、第一芯片选择信号CS1、第二芯片选择信号CS2以及处理器时钟信号ECLK与第一实例的并串行转换器/串并行转换器550A连接。第二实例的并串行转换器/串并行转换器550B通过数据信号线D[15:0]、寄存器选择信号RS、第一芯片选择信号CS1以及处理器时钟信号ECLK与第一显示器连接。第二实例的并串行转换器/串并行转换器550B通过数据信号线D[15:0]、寄存器选择信号RS、第二芯片选择信号CS2以及处理器时钟信号ECLK与第二显示器连接。第一实例的并串行转换器/串并行转换器550A与第二实例的并串行转换器/串并行转换器550B通过微处理器串行数据线570和时钟线590横跨概念界线560连接。
相机540通过垂直同步信号VS、水平同步信号HS、数据信号D[7:0]和像素时钟PCLK与第三实例的并串行转换器/串并行转换器550C连接。第三实例的并串行转换器/串并行转换器550C与第四实例的并串行转换器/串并行转换器550D通过成像器串行数据线580横跨概念界线560连接。第四实例的并串行转换器/串并行转换器550D通过水平同步信号HS、垂直同步信号VS、数据信号D[7:0]和像素时钟PCLK与微处理器510的相机接口514耦合。
下表归纳这些通过串行链路跨越概念界线560发送的信号，以及这些信号是由用于微处理器链路的第二实例的并串行转换器/串并行转换器550B和用于成像器链路的第四实例的并串行转换器/串并行转换器550D显式地发送还是由其再生。
    信号名称     成像器链路
    发送(S)或是再生(R)     说明
    D[7:0]VSHSPCLK信号名称     SSSR     8比特数据总线垂直同步水平同步像素时钟(19.2MHz)
    微处理器链路
    发送(S)或是再生(R)       说明
    D[15:0]RSCS1CS2ECLK     SSSRR     16比特数据总线寄存器选择：区别显示和指令数据用于第一显示器的芯片选择用于第二显示器的芯片选择处理器时钟
该接口部件100(图1，2a-2d)是高度可配置的，从而使微处理器系统500可连接多个微处理器和成像器接口。该配置使得每一接口信号的极性可反转、并使微处理器控制信号的格式可改变。
在发送模式下，接口部件110(图1)在成像器模式下通过与第三实例的并串行转换器/串并行转换器550C连接的垂直同步信号VS、水平同步信号HS和像素时钟PCLK从这些数据信号D[7:0]接收数据，并在微处理器模式下从这些与并串行转换器/串并行转换器550A连接的数据信号线D[15:0]、寄存器选择信号RS、第一芯片选择信号CS1、第二芯片选择信号CS2以及处理器时钟信号ECLK接收数据。由第一实例的并串行转换器/串并行转换器550A和第三实例的并串行转换器/串并行转换器550C接收的信号一次被串行化为18比特。第三实例的并串行转换器/串并行转换器550C内的接口部件110(图1、2b)在没有信息损失的情况下组合来自两个数据传送的数据，并将比特总数从22减至18。第一实例的并串行转换器/串并行转换器550A内的接口部件110(图1、2a)在没有信息损失的情况下将信号数量从20减至18。
该接口部件110将微处理器模式中的20个输入信号或成像器模式中的两组11个输入信号转换成要发送的18比特字，从而在发送之前将信号压缩。这些控制信号和数据会被编码以使信息可在接收系统上再生。该编码使得这些控制信号和数据在无需额外电路的情况下就可在接收系统上再生为另一格式。
在上述说明书中，已参照特定实施例对本发明作出了描述。然而，本领域技术人员会明白，可在不背离所附权利要求所陈述的较宽泛的精神和保护范围下对本发明作出不同修改和变更。例如，输入信号的特定数目和功能、输出总线的宽度以及对这些待压缩、再生或显式传送的信号的选择都可在本发明之内作改变。因此，本说明书及附图应视为是示例性而不是限制性的。

Claims (22)

1.一种具有主系统数据总线、时钟线、控制线的主系统与具有并行数据总线宽度的并行数据总线通过接口连接的方法，所述方法包括：
设定多个配置比特以将接口操作表示为具有发送模式或接收模式；
使用所述配置比特来进一步设定主系统数据总线宽度；以及
在所述发送模式下操作时，组合和压缩主系统数据总线信号及以下组中的一个或多个，包括：匹配所述并行数据总线宽度的一个或多个时钟信号和一个或多个控制信号；以及
将所述经组合和压缩的信号发送到所述并行数据总线；以及
在所述接收模式下操作时，从所述并行数据总线接收经组合和压缩的信号组、并通过解压缩和时钟恢复来复原所述主系统数据总线信号及以下组中的一个或多个，包括：一个或多个时钟信号和一个或多个控制信号。
2.如权利要求1所述的方法，其特征在于，组合和压缩所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：
组合所述主系统数据总线信号和地址信号以产生一通过信号，所述通过信号的通过数据宽度等于所述主系统数据总线宽度与地址信号宽度的组合值；
压缩以下组中的一个或多个包括：通过基于所述多个配置比特的一个或多个的设定从第一芯片选择信号、第二芯片选择信号或主时钟信号的一上升沿或一下降沿选择一捕捉时钟信号的一个或多个时钟信号和一个或多个控制信号；以及
组合所述捕捉时钟信号与所述通过信号。
3.如权利要求1所述的方法，其特征在于，组合和压缩所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：
在数据捕捉时钟的一个或多个边沿从所述主系统数据总线捕捉多个数据周期且并级联所述数据周期以产生一级联数据信号，所述级联数据信号的级联数据宽度等于所捕捉的数据周期数目乘以所述主系统数据总线宽度；
在所述数据捕捉时钟的第一选定边沿上捕捉第一同步信号；
在所述数据捕捉时钟的第二选定边沿上捕捉第二同步信号；以及
组合所述级联数据信号与所述第一和第二所捕捉的同步信号。
4.如权利要求1所述的方法，其特征在于，通过解压缩和时钟恢复来复原所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：
从接收自所述并行数据总线的通过信号中选择和分离所述主系统数据总线信号与一地址信号；以及
从接收自所述并行数据总线的捕捉时钟信号再生第一芯片选择信号、第二芯片选择信号以及主时钟信号；
使用所述捕捉时钟信号的逻辑状态来确定所述第一和第二芯片选择信号的哪一个有效；以及
使用系统时钟信号使所述主时钟信号同步。
5.如权利要求1所述的方法，其特征在于，通过解压缩和时钟恢复来复原所述主系统数据总线信号及包括一个或多个时钟信号和一个或多个控制信号的组中的一个或多个的方法进一步包括：
从所述并行数据总线选择多个与一级联信号相对应的第一信号，所述级联信号的级联数据宽度等于级联数据周期数目乘以所述主系统数据总线宽度；
将选定的多个信号在一系列的多个数据周期内发送，从而每一数据周期发送所述级联信号的与所述主系统数据总线宽度相等的部分，所述周期重复直到所述级联信号的所有部分都已被发送；
从所述并行数据总线选择多个与第一捕捉同步信号和第二捕捉同步信号相对应的第二信号；以及
将所述第一和第二捕捉同步信号传送通过由系统时钟定时的寄存器以再生第一和第二同步信号以及关联的数据时钟，所述第一和第二同步信号与所述关联的数据时钟的极性由所述多个配置比特确定。
6.一种向并串行转换/串并行转换调制器供应并行数据以及从并串行转换/串并行转换解调器接收并行数据的接口电路，所述接口电路包括：
用于发送及接收压缩数据的并行数据总线，所述并行数据总线具有并行数据总线宽度；
多条数据线以及包括与主系统通过接口通信的一条或多条时钟线和一条或多条控制线的组中的一个或多个，所述数据线包括具有主数据总线宽度的主数据总线；
能从所述主数据总线接收多个数据周期并将其组合成并行数据的级联部件；以及
时钟恢复/时钟压缩部件。
7.如权利要求6所述的接口电路，其特征在于，进一步包括：
数据捕捉寄存器式存储体；
数据再同步寄存器式存储体；以及
数据输出寄存器式存储体。
8.如权利要求6所述的接口电路，其特征在于，所述数据线、时钟线及控制线的组合数量值超过所述并行数据总线宽度。
9.如权利要求6所述的接口电路，其特征在于，所述并行数据总线宽度为18比特。
10.如权利要求9所述的接口电路，其特征在于，所述主数据总线宽度为16比特。
11.如权利要求9所述的接口电路，其特征在于，所述主数据总线宽度为8比特。
12.如权利要求6所述的接口电路，其特征在于，进一步包括接收一个或多个配置比特的配置部件，所述配置部件将所述接口电路配置成作为发送装置操作以将数据发送到所述并行数据总线。
13.如权利要求6所述的接口电路，其特征在于，进一步包括接收一个或多个配置比特的配置部件，所述配置部件将所述接口电路配置成作为接收装置操作以从所述并行数据总线接收数据。
14.如权利要求6所述的接口电路，其特征在于，进一步包括接收一个或多个配置比特的配置部件，所述配置比特将所述接口电路配置成用多种协议的一种或多种重构来自包括时钟及控制信号的组的一个或多个信号，所述时钟及控制信号包括正负逻辑极性以及连续和间歇操作。
15.一种向并串行转换/串并行转换调制器供应并行数据以及从并串行转换/串并行转换解调器接收并行数据的接口电路，所述接口电路包括：
用于在具有并行总线宽度的并行总线上发送和接收数据的装置；
用于与主系统通信的接口装置，所述接口装置具有多条数据线以及包括一条或多条时钟线和一条或多条控制线的组中的一个或多个；
用于从所述主系统接收多个数据周期并将所述多个数据周期级联成并行数据的装置；
用于数据再同步的装置；以及
用于时钟信号压缩及恢复的装置。
16.如权利要求15所述的接口电路，其特征在于，进一步包括数据压缩用装置，以使所述数据线、时钟线及控制线的合并数量超过所述并行总线宽度。
17.如权利要求16所述的接口电路，其特征在于，所述并行总线宽度为18比特。
18.如权利要求16所述的接口电路，其特征在于，所述接口装置包括16条数据线。
19.如权利要求16所述的接口电路，其特征在于，所述接口装置包括8条数据线。
20.如权利要求15所述的接口电路，其特征在于，进一步包括用于接收一个或多个配置比特的配置装置，所述配置将所述接口电路配置成作为发送装置操作以将数据发送到所述并行总线、或作为接收装置操作以从所述并行总线接收数据。
21.如权利要求15所述的接口电路，其特征在于，进一步包括交替启动发送和接收装置的回送测试装置，所述发送和接收装置共享一共同的数据存储寄存器组。
22.一种用于回送测试电路的方法，所述方法包括：
使所述电路在发送模式和接收模式之间交替；
将一个或多个数据信号从所述发送模式下的所述电路传送到所述接收模式下的所述电路；以及
在发送和接收功能之间共享一共同的数据存储寄存器组。
CNA2005800469297A 2004-11-23 2005-10-21 主系统与并行数据处理系统之间的压缩数据传送接口 Pending CN101137969A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/995,696 US7328299B2 (en) 2004-11-23 2004-11-23 Interface for compressed data transfer between host system and parallel data processing system
US10/995,696 2004-11-23

Publications (1)

Publication Number Publication Date
CN101137969A true CN101137969A (zh) 2008-03-05

Family

ID=36462257

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005800469297A Pending CN101137969A (zh) 2004-11-23 2005-10-21 主系统与并行数据处理系统之间的压缩数据传送接口

Country Status (5)

Country Link
US (1) US7328299B2 (zh)
EP (1) EP1820105A4 (zh)
CN (1) CN101137969A (zh)
TW (1) TW200630810A (zh)
WO (1) WO2006057739A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104461991A (zh) * 2013-09-18 2015-03-25 英飞凌科技股份有限公司 具有较高吞吐量的增强型串行接口系统和方法
CN104237666B (zh) * 2013-06-21 2017-05-03 京微雅格（北京）科技有限公司 联合测试行为组织串联链中器件的测试方法
CN110119133A (zh) * 2016-03-14 2019-08-13 赛普拉斯半导体公司 用于通信的收发器以及用于控制通信的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8391432B2 (en) * 2005-08-08 2013-03-05 Hewlett-Packard Development Company, L.P. Data serializer
US7558902B2 (en) * 2006-09-29 2009-07-07 Silicon Laboratories Inc. Bus to MCU bridge
US20080127006A1 (en) * 2006-10-27 2008-05-29 International Business Machines Corporation Real-Time Data Stream Decompressor
US7934045B2 (en) * 2009-06-09 2011-04-26 International Business Machines Corporation Redundant and fault tolerant control of an I/O enclosure by multiple hosts
US8600171B2 (en) * 2009-12-10 2013-12-03 Canon Kabushiki Kaisha Image labeling using parallel processing
TWI414207B (zh) * 2010-07-16 2013-11-01 Macroblock Inc 串列控制器與串列雙向控制器
US8904078B2 (en) * 2012-10-22 2014-12-02 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. High speed serial peripheral interface system
US10074417B2 (en) * 2014-11-20 2018-09-11 Rambus Inc. Memory systems and methods for improved power management
FR3043477B1 (fr) * 2015-11-10 2017-11-24 E2V Semiconductors Procede de synchronisation de convertisseurs de donnees par un signal transmis de proche en proche

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4280221A (en) * 1979-05-31 1981-07-21 The Boeing Company Digital data communication system
EP0151653B1 (fr) * 1983-12-15 1987-09-16 International Business Machines Corporation Dispositif de sérialisation/désérialisation de configuration de bits de longueur variable
JPH0691513B2 (ja) * 1989-01-27 1994-11-14 富士通株式会社 データ伝送誤り検出方式
GB8921143D0 (en) * 1989-09-19 1989-11-08 Psion Plc Serial data transmission
US5274763A (en) * 1990-12-28 1993-12-28 Apple Computer, Inc. Data path apparatus for IO adapter
US5321400A (en) * 1992-03-13 1994-06-14 Nec Corporation Serial data interface circuit dealing with a plurality of receiving modes
JP3369227B2 (ja) * 1992-11-09 2003-01-20 株式会社東芝 プロセッサ
US5686913A (en) * 1995-10-06 1997-11-11 Analog Devices, Inc. Serial data interface apparatus and method for detecting an input word length and selecting an operating mode accordingly
US5845107A (en) * 1996-07-03 1998-12-01 Intel Corporation Signaling protocol conversion between a processor and a high-performance system bus
US5835752A (en) * 1996-10-18 1998-11-10 Samsung Electronics Co. Ltd. PCI interface synchronization
US6314485B1 (en) * 1997-11-14 2001-11-06 Agere Systems Guardian Corp. Automatic status register
US6885319B2 (en) * 1999-01-29 2005-04-26 Quickshift, Inc. System and method for generating optimally compressed data from a plurality of data compression/decompression engines implementing different data compression algorithms
US6510483B1 (en) * 2000-03-21 2003-01-21 Cypress Semiconductor Corp. Circuit, architecture and method for reading an address counter and/or matching a bus width through one or more synchronous ports
DE10119824B4 (de) * 2001-04-23 2004-03-18 Institut für Rundfunktechnik GmbH Verfahren zum Umsetzen eines seriellen Datenstroms aus digitalen Abtastwerten eines 4:2:2 Komponentensignals auf das Eingangsdatenformat eines Adapters für ein Kommunikationsnetz mit asynchronem Übertragungsmodus
US6542096B2 (en) * 2001-08-24 2003-04-01 Quicklogic Corporation Serializer/deserializer embedded in a programmable device
US6968472B2 (en) * 2002-04-22 2005-11-22 Silicon Labs Cp. Inc. Serial data interface

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104237666B (zh) * 2013-06-21 2017-05-03 京微雅格（北京）科技有限公司 联合测试行为组织串联链中器件的测试方法
CN104461991A (zh) * 2013-09-18 2015-03-25 英飞凌科技股份有限公司 具有较高吞吐量的增强型串行接口系统和方法
CN104461991B (zh) * 2013-09-18 2018-01-30 英飞凌科技股份有限公司 具有较高吞吐量的增强型串行接口系统和方法
CN110119133A (zh) * 2016-03-14 2019-08-13 赛普拉斯半导体公司 用于通信的收发器以及用于控制通信的方法
CN110119133B (zh) * 2016-03-14 2022-04-01 赛普拉斯半导体公司 用于通信的收发器以及用于控制通信的方法

Also Published As

Publication number Publication date
US7328299B2 (en) 2008-02-05
EP1820105A4 (en) 2008-11-26
US20060112293A1 (en) 2006-05-25
TW200630810A (en) 2006-09-01
WO2006057739A3 (en) 2007-05-24
WO2006057739A2 (en) 2006-06-01
EP1820105A2 (en) 2007-08-22

Similar Documents

Publication Publication Date Title
CN101137969A (zh) 主系统与并行数据处理系统之间的压缩数据传送接口
JP3399950B2 (ja) バス上の隣接デバイス間のインタフェースに設けられたアイソレーション・バリヤを通してｎｒｚデータ信号を伝送する方法及び装置
EP1825382B1 (en) Low protocol, high speed serial transfer for intra-board or inter-board data communication
CN102652299B (zh) 半导体设备和存储器系统
JP2863771B2 (ja) 同期直列インターフェイスの再同期化方法及び回路
EP0486072A2 (en) Interface for serial data communications link
JPH0689246A (ja) 直列通信方法およびその装置
KR20150132270A (ko) 데이터 심볼 트랜지션 기반 클록킹에 의한 멀티-와이어 싱글 엔드 푸시-풀 링크
CN102323877A (zh) 基于serdes的视频处理系统
US20170201370A1 (en) Clock and data recovery for pulse based multi-wire link
EP0133726A1 (en) Video translation system for translating a binary coded data signal into a video signal and vice versa
US5564061A (en) Reconfigurable architecture for multi-protocol data communications having selection means and a plurality of register sets
GB2442501A (en) Sending and receiving serial data with parallel data conversion
US11573919B2 (en) Multi-slave serial communication
US6385319B1 (en) Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler
CN116166588A (zh) 多通道数据绑定方法、装置及系统和计算机可读存储介质
CN107436851A (zh) 串行外设接口四线隔离系统及其控制方法
CN117009276B (zh) 一种基于axi总线的信号压缩传输的方法、装置及系统
CN107066419B (zh) 可扩展的自适应n×n通道数据通信系统
US20180083800A1 (en) Aggregation Device, System, And Method Thereof
GB1581838A (en) I/o bus transceiver for a data processing system
CN101577598A (zh) 多路信号复用、解复用的方法、装置和系统
US7082484B2 (en) Architecture for advanced serial link between two cards
CN102411481A (zh) 一种基于并口打印数据的透明传输方法
CN101145897A (zh) 一种基于通信硬件平台减少传送时钟线路的方法及其系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1120123

Country of ref document: HK

AD01 Patent right deemed abandoned

Effective date of abandoning: 20080305

C20 Patent right or utility model deemed to be abandoned or is abandoned
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1120123

Country of ref document: HK