CN117009276A - 一种基于axi总线的信号压缩传输的方法、装置及系统 - Google Patents

一种基于axi总线的信号压缩传输的方法、装置及系统 Download PDF

Info

Publication number
CN117009276A
CN117009276A CN202310774225.1A CN202310774225A CN117009276A CN 117009276 A CN117009276 A CN 117009276A CN 202310774225 A CN202310774225 A CN 202310774225A CN 117009276 A CN117009276 A CN 117009276A
Authority
CN
China
Prior art keywords
axi bus
receiving
axi
transmission
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310774225.1A
Other languages
English (en)
Other versions
CN117009276B (zh
Inventor
吴虹政
黎景宇
孙彦邦
程信翔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jindi Spacetime Zhuhai Technology Co ltd
Original Assignee
Jindi Spacetime Zhuhai Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jindi Spacetime Zhuhai Technology Co ltd filed Critical Jindi Spacetime Zhuhai Technology Co ltd
Priority to CN202310774225.1A priority Critical patent/CN117009276B/zh
Publication of CN117009276A publication Critical patent/CN117009276A/zh
Application granted granted Critical
Publication of CN117009276B publication Critical patent/CN117009276B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/04—Protocols for data compression, e.g. ROHC
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)

Abstract

本发明公开一种基于AXI总线的信号压缩传输的方法、装置及系统，包括如下步骤：发送设备在AXI总线的发送端插入发送先进先出FIFO通道和发送FSM电路，将AXI总线支持的传输数据的信号数量进行压缩；接收设备在AXI总线的接收端插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI总线支持的传输数据。本发明通过将大量的AXI总线信号通过FIFO/FSM电路转成IO数量可控的FPGA间互联信号，传送到另外一颗FPGA，然后在接收端恢复成AXI信号，大大减少FPGA之间的互联信号数量，且不影响FPGA的AXI的频率。

Description

一种基于AXI总线的信号压缩传输的方法、装置及系统
技术领域
本发明涉及信号传输技术领域，尤其涉及一种基于AXI总线的信号压缩传输的方法、装置及系统。
背景技术
随着芯片规模越来越大，FPGA原型验证中，一颗FPGA已经无法容纳整个SOC，因此需要对SOC进行partition。Partition后，由于FPGA的IO数量有限，各FPGA之间的互联是个关键问题。因此，往往在各IP的边界进行partition，另外，现在大部分IP都采用AXI作为接口，因此，AXI总线就成为了设备间的互联信号。
AXI总线是一种高性能、高带宽及低延迟的芯片内总线。它的地址/控制信息和数据传输所采用的传输通道是分离的，支持不对齐的数据传输，同时在突发传输中，只需要数据的首地址就可以传输数据，同时分离读写数据传输通道、并支持显著传输访问和乱序访问。
在设备间传输数据时，可以采用AXI总线实现。如图1为现有技术设备间基于128位AXI总线传输数据的示意图，如图所示，基于AXI总线传输数据时，在主设备和从设备之间进行，在主设备和从设备分别建立不同类型的传输通道，实现读数据和写数据。具体地，在主设备和从设备之间建立写地址传输通道、写数据传输通道和写响应传输通道；写地址传输通道由86根互联线连接主设备和从设备，用于主设备将写数据的写地址传输给从设备；写数据传输通道由161根互联线连接主设备和从设备，用于主设备将写数据传输给从设备，从设备将接收到的写数据写入相应的写地址下；写响应传输通道由17根互联线连接主设备和从设备，用于从设备将写数据写入相应的写地址后，反馈写入状态响应给主设备。在主设备和从设备之间建立读地址传输通道和读数据传输通道；读地址通道由86根互联线连接主设备和从设备，用于主设备将要读取数据的读地址发送给从设备；读数据传输通道由161根互联线连接主设备和从设备，用于从设备将读地址对应的数据发送给主设备。
目前市面上存在时分复用的方式来传输FPGA互连线的方法，如图2所示，但是该方法的缺点是会影响SOC在FPGA中的实现频率，尤其是压缩率达到64:1时，并行时钟频率不能超过串行数据频率的1/64，结果将导致FPGA的运行速度小于5MHz。
如图3所示，专利公布号为CN104281548A公开一种基于高级扩展接口AXI总线传输数据的方法、装置及系统，在基于AXI总线传输数据时，将AXI总线支持的数据通过PCIe总线传输，也就是在设备中，将AXI总线支持的数据转为PCIe总线支持的传输数据，通过PCIe总线在设备之间传输后，再将PCIe总线支持的传输数据转换为PCIe总线支持的数据。由于PCIe总线在设备之间传输数据时，只有四根通过交流耦合的互连线以及完全独立的另外五根直流耦合的互连线传输AXI总线的准备信号，所以减少了用AXI总线传输数据的互连线数量。又由于PCIe总线是高速串行的点对点双通道高带宽的总线，其传输数据效率不低于AXI总线，所以不会影响AXI总线所传输数据的传输效率。但这种方案的代价是需要应用高速serdes，成本昂贵，且latency很大。
同时现在的IP大部分采用AXI接口，在进行partition时，可以基于AXI总线的进行partition，这样各FPGA间可以通过AXI互联。但存在的问题是两颗FPGA之间的互联IO数量有限，无法支持多套AXI总线直接传输(一套128bits AXI的信号数量为：86+161+17+86+161＝511根信号，5组这样的AXI需要的IO数量为2044根)，FPGA板级无法直接支撑这样的信号互联。
发明内容
本发明目的在于针对现有技术所存在的不足而提供一种基于AXI总线的信号压缩传输的方法、装置及系统的技术方案，通过将大量的AXI总线信号通过FIFO/FSM电路转成IO数量可控的FPGA间互联信号，传送到另外一颗FPGA，然后在接收端恢复成AXI信号，大大减少FPGA之间的互联信号数量，且不影响FPGA的AXI的频率。
为了解决上述技术问题，本发明采用如下技术方案：
一种基于AXI总线的信号压缩传输的方法，其特征在于包括如下步骤：
发送设备在AXI总线的发送端插入发送先进先出FIFO通道和发送FSM电路，将AXI总线支持的传输数据的信号数量进行压缩；
接收设备在AXI总线的接收端插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI总线支持的传输数据。
进一步，发送设备为主设备，接收设备为从设备，发送设备采用较少互连线将AXI总线支持的传输数据发送给接收设备，先进先出FIFO通道为同步先进先出FIFO通道，AXI总线支持的传输数据包括写地址信息、写数据信息和读地址信息，分别接入不同的同步先进先出FIFO通道；
或者发送设备为从设备，接收设备为主设备，AXI总线支持的传输数据包括写响应信息和读数据信息，分别接入不同的同步先进先出FIFO通道。
进一步，同步先进先出FIFO通道的宽度采用宽度可配置的方式设置。
进一步，同步先进先出FIFO通道的深度为ceiling*K，其中ceiling表示TXDATA信号数量/芯片间的数据信号数量的比值向上取整，K为整数。
进一步，信号压缩传输的方法用于带有valid和ready的AXI/ACE总线设备间压缩互联。
一种基于AXI总线的信号压缩传输的系统，其特征在于：包括发送设备和接收设备，其中，
发送设备，用于在AXI总线的发送端插入发送先进先出FIFO通道和发送FSM电路，将AXI总线支持的传输数据的信号数量进行压缩；
接收设备，用于在AXI总线的接收端插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI总线支持的传输数据。
进一步，发送设备为主设备，接收设备为从设备，发送设备采用较少互连线将AXI总线支持的传输数据发送给接收设备，先进先出FIFO通道为同步先进先出FIFO通道，AXI总线支持的传输数据包括写地址信息、写数据信息和读地址信息，分别接入不同的同步先进先出FIFO通道；
或者发送设备为从设备，接收设备为主设备，AXI总线支持的传输数据包括写响应信息和读数据信息，分别接入不同的同步先进先出FIFO通道。
进一步，同步先进先出FIFO通道的宽度采用宽度可配置的方式设置。
进一步，同步先进先出FIFO通道的深度为ceiling*K，其中ceiling表示TXDATA信号数量/芯片间的数据信号数量的比值向上取整，K为整数。
一种基于AXI总线的信号压缩传输的装置，其特征在于：包括同步先进先出FIFO通道、FSM电路、发送设备和接收设备，发送设备在AXI总线的发送端通过多条同步先进先出FIFO通道和FSM电路分别接收AXI总线支持的传输数据，并对信号数量进行压缩，接收设备在AXI总线的接收端接收信号数量并还原成原始的AXI总线支持的传输数据。
本发明由于采用了上述技术方案，具有以下有益效果：
本发明采用带有同步FIFO与FSM的AXI传输结构，减少了用AXI总线传输数据的互联线数量，降低了设备间互联成本；并且相对于采用时分复用的方式而言，不会影响原来AXI channel的时钟频率；相对于基于PCIe的传输方式，不需要高速SERDES电路，成本更低，latency更小。
附图说明：
下面结合附图对本发明作进一步说明：
图1为现有技术设备间基于128位AXI总线传输数据的示意图；
图2为现有技术中在时分复用的方式传输FPGA互连线方法的示意图；
图3为现有技术中基于高级扩展接口AXI总线传输数据方法的示意图；
图4为本发明一种基于AXI总线的信号压缩传输的方法、装置及系统中信号压缩传输的方法的流程图；
图5为本发明中FPGA间压缩信号数量传输示意图；
图6为本发明中AXI互连线的示意图；
图7为本发明中TX FSM的示意图；
图8为本发明中RX FSM的示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
本发明中记载的专业术语释义：
如图4所示，为本发明的一种基于AXI总线的信号压缩传输的方法，包括如下步骤：
发送设备在AXI总线的发送端插入发送先进先出FIFO通道和发送FSM电路，将AXI总线支持的传输数据的信号数量进行压缩；
接收设备在AXI总线的接收端插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI总线支持的传输数据。
如图6所示，利用AXI总线的5个channel相互独立的特性，分别对5个通道在发送端(主设备的写地址channel、主设备的写数据channel、从设备的写响应channel、主设备的读地址channel、从设备的读数据channel)插入发送先进先出FIFO通道和发送FSM电路，实现AXI各channel信号数量的压缩，通过压缩后的信号实现芯片间的互联，再在接收端(从设备的写地址channel、从设备的写数据channel、主设备的写响应channel、从设备的读地址channel、主设备的读数据channel)插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI channel数据。
发送设备为主设备，接收设备为从设备，发送设备采用较少互连线将AXI总线支持的传输数据发送给接收设备，先进先出FIFO通道为同步先进先出FIFO通道，AXI总线支持的传输数据包括写地址信息、写数据信息和读地址信息，分别接入不同的同步先进先出FIFO通道；
或者发送设备为从设备，接收设备为主设备，AXI总线支持的传输数据包括写响应信息和读数据信息，分别接入不同的同步先进先出FIFO通道。
同步先进先出FIFO通道的宽度采用宽度可配置的方式设置，同步先进先出FIFO通道的宽度即芯片间的数据信号数量，可以灵活调整芯片间的数据信号数量。同步先进先出FIFO通道的深度为ceiling*K，其中ceiling表示TXDATA信号数量/芯片间的数据信号数量的比值向上取整，K为整数，根据AXI burst长度进行配置，避免此信号压缩电路成为带宽瓶颈。信号压缩传输的方法用于带有valid和ready的AXI/ACE总线设备间压缩互联。
一种基于AXI总线的信号压缩传输的系统，包括发送设备和接收设备，其中，
发送设备，用于在AXI总线的发送端插入发送先进先出FIFO通道和发送FSM电路，将AXI总线支持的传输数据的信号数量进行压缩；
接收设备，用于在AXI总线的接收端插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI总线支持的传输数据。
发送设备为主设备，接收设备为从设备，发送设备采用较少互连线将AXI总线支持的传输数据发送给接收设备，先进先出FIFO通道为同步先进先出FIFO通道，AXI总线支持的传输数据包括写地址信息、写数据信息和读地址信息，分别接入不同的同步先进先出FIFO通道；
或者发送设备为从设备，接收设备为主设备，AXI总线支持的传输数据包括写响应信息和读数据信息，分别接入不同的同步先进先出FIFO通道。
同步先进先出FIFO通道的宽度采用宽度可配置的方式设置，同步先进先出FIFO通道的宽度即芯片间的数据信号数量，可以灵活调整芯片间的数据信号数量。同步先进先出FIFO通道的深度为ceiling*K，其中ceiling表示TXDATA信号数量/芯片间的数据信号数量的比值向上取整，K为整数，根据AXI burst长度进行配置，避免此信号压缩电路成为带宽瓶颈。
一种基于AXI总线的信号压缩传输的装置，包括同步先进先出FIFO通道、FSM电路、发送设备和接收设备，发送设备在AXI总线的发送端通过多条同步先进先出FIFO通道和FSM电路分别接收AXI总线支持的传输数据，并对信号数量进行压缩，接收设备在AXI总线的接收端接收信号数量并还原成原始的AXI总线支持的传输数据。
本发明采用带有同步FIFO与FSM的AXI传输结构，减少了用AXI总线传输数据的互联线数量，如图6所示，互连线从511根减少成13+23+4+13+20＝73，对于4套AXI总线，互连线将从2044变为292根，降低了设备间互联成本；并且相对于采用时分复用的方式而言，不会影响原来AXI channel的时钟频率；相对于基于PCIe的传输方式，不需要高速SERDES电路，成本更低，latency更小。
本发明针对的5个channel在实现原理是一致的，以写数据通道为例，如图5所示，在由主设备向从设备通过写数据传输通道写数据时，转变为主设备的valid与ready信号与TX FIFO握手。TX FSM txch_ready的上电初始状态为为高电平，当主设备的tx data快填满TX FIFO时，txch_ready变为低电平，拉住主设备的写数据channel，不允许主设备继续写数。
TX FSM如图7所示，具体为：
A、上电复位后，TX FSM为EMPTY状态
B、当TX FSM处于EMPTY状态：当divalid有效(表示主设备准备好了传输数据)，则TX FSM转变为FULL状态；如果divalid无效，则TX FSM保持EMPTY状态；
C、当TX FSM处于FULL状态：当doready有效(表示接收设备准备接收数据)，则TXFSM转变为TRANS状态；如果doready无效，则TX FSM保持FULL状态；
D、当TX FSM处于TRANS状态：当fifo_empty有效(表示FIFO已经完成将数据发送到接收设备)，则TX FSM转变为EMPTY状态；如果fifo_empty无效，则TX FSM保持TRANS状态。
RX FSM的ready信号上电默认为高电平，允许TX FIFO把数据发送给RX FIFO，当RXFIFO快满时，RX FSM的ready信号拉低，阻止TX FIFO继续向RX FIFO写数据。
RX FIFO的数据非空状态下，RX FSM通过RXCH_VALID为高电平向从设备发送有效的AXI写channel数据，从而实现AXI信号的恢复。
RX FSM如图8所示，具体为：
A、上电复位后，RX FSM为EMPTY状态；
B、当RX FSM处于EMPTY状态：当divalid有效(表示主设备向从设备发送了数据)，则RX FSM转变为TRANS状态；如果divalid无效，则RX FSM保持EMPTY状态；
C、当RX FSM处于TRANS状态：当fifo_full有效(表示RX FIFO已满，不能再接收数据)，则RX FSM转变为FULL状态；如果fifo_full无效，则RX FSM保持TRANS状态；
D、当RX FSM处于FULL状态：当doready有效(表示RX FIFO已经将数据发出去)，则RX FSM转变为EMPTY状态；如果doready无效，则RX FSM保持FULL状态。
以上仅为本发明的具体实施例，但本发明的技术特征并不局限于此。任何以本发明为基础，为实现基本相同的技术效果，所作出地简单变化、等同替换或者修饰等，皆涵盖于本发明的保护范围之中。

Claims (10)

1.一种基于AXI总线的信号压缩传输的方法，其特征在于包括如下步骤：
发送设备在AXI总线的发送端插入发送先进先出FIFO通道和发送FSM电路，
将AXI总线支持的传输数据的信号数量进行压缩；
接收设备在AXI总线的接收端插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI总线支持的传输数据。
2.根据权利要求1所述的一种基于AXI总线的信号压缩传输的方法，其特征在于：所述发送设备为主设备，所述接收设备为从设备，所述先进先出FIFO通道为同步先进先出FIFO通道，所述AXI总线支持的传输数据包括写地址信息、写数据信息和读地址信息，分别接入不同的所述同步先进先出FIFO通道；
或者所述发送设备为从设备，所述接收设备为主设备，所述AXI总线支持的传输数据包括写响应信息和读数据信息，分别接入不同的所述同步先进先出FIFO通道。
3.根据权利要求2所述的一种基于AXI总线的信号压缩传输的方法，其特征在于：所述同步先进先出FIFO通道的宽度采用宽度可配置的方式设置。
4.根据权利要求2所述的一种基于AXI总线的信号压缩传输的方法，其特征在于：所述同步先进先出FIFO通道的深度为ceiling*K，其中ceiling表示TXDATA信号数量/芯片间的数据信号数量的比值向上取整，K为整数。
5.根据权利要求1所述的一种基于AXI总线的信号压缩传输的方法，其特征在于：所述信号压缩传输的方法用于带有valid和ready的AXI/ACE总线设备间压缩互联。
6.一种基于AXI总线的信号压缩传输的系统，其特征在于：包括发送设备和接收设备，其中，
发送设备，用于在AXI总线的发送端插入发送先进先出FIFO通道和发送FSM电路，将AXI总线支持的传输数据的信号数量进行压缩；
接收设备，用于在AXI总线的接收端插入接收先进先出FIFO通道和接收FSM电路，还原成原始的AXI总线支持的传输数据。
7.根据权利要求6所述的一种基于AXI总线的信号压缩传输的系统，其特征在于：
所述发送设备为主设备，所述接收设备为从设备，所述先进先出FIFO通道为同步先进先出FIFO通道，所述AXI总线支持的传输数据包括写地址信息、写数据信息和读地址信息，分别接入不同的所述同步先进先出FIFO通道；或者所述发送设备为从设备，所述接收设备为主设备，所述AXI总线支持的传输数据包括写响应信息和读数据信息，分别接入不同的所述同步先进先出FIFO通道。
8.根据权利要求6所述的一种基于AXI总线的信号压缩传输的系统，其特征在于：所述同步先进先出FIFO通道的宽度采用宽度可配置的方式设置。
9.根据权利要求6所述的一种基于AXI总线的信号压缩传输的系统，其特征在于：所述同步先进先出FIFO通道的深度为ceiling*K，其中ceiling表示TXDATA信号数量/芯片间的数据信号数量的比值向上取整，K为整数。
10.一种基于AXI总线的信号压缩传输的装置，其特征在于：包括同步先进先出FIFO通道、FSM电路、发送设备和接收设备，发送设备在AXI总线的发送端通过多条所述同步先进先出FIFO通道和所述FSM电路分别接收AXI总线支持的传输数据，并对信号数量进行压缩，接收设备在AXI总线的接收端接收所述信号数量并还原成原始的AXI总线支持的传输数据。
CN202310774225.1A 2023-06-27 2023-06-27 一种基于axi总线的信号压缩传输的方法、装置及系统 Active CN117009276B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310774225.1A CN117009276B (zh) 2023-06-27 2023-06-27 一种基于axi总线的信号压缩传输的方法、装置及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310774225.1A CN117009276B (zh) 2023-06-27 2023-06-27 一种基于axi总线的信号压缩传输的方法、装置及系统

Publications (2)

Publication Number Publication Date
CN117009276A true CN117009276A (zh) 2023-11-07
CN117009276B CN117009276B (zh) 2024-06-25

Family

ID=88566394

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310774225.1A Active CN117009276B (zh) 2023-06-27 2023-06-27 一种基于axi总线的信号压缩传输的方法、装置及系统

Country Status (1)

Country Link
CN (1) CN117009276B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102025934A (zh) * 2010-10-15 2011-04-20 西安交通大学 基于AXI总线的数字电视SoC的存储控制方法
CN104281548A (zh) * 2013-07-03 2015-01-14 炬芯（珠海）科技有限公司 一种基于axi总线传输数据的方法、装置及系统
CN106708679A (zh) * 2015-11-17 2017-05-24 深圳市中兴微电子技术有限公司 一种片上系统总线行为检测方法和装置
CN112560377A (zh) * 2020-12-11 2021-03-26 珠海全志科技股份有限公司 基于虚拟平台与fpga联合的仿真验证方法及系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102025934A (zh) * 2010-10-15 2011-04-20 西安交通大学 基于AXI总线的数字电视SoC的存储控制方法
CN104281548A (zh) * 2013-07-03 2015-01-14 炬芯（珠海）科技有限公司 一种基于axi总线传输数据的方法、装置及系统
CN106708679A (zh) * 2015-11-17 2017-05-24 深圳市中兴微电子技术有限公司 一种片上系统总线行为检测方法和装置
CN106708671A (zh) * 2015-11-17 2017-05-24 深圳市中兴微电子技术有限公司 一种片上系统总线行为检测方法和装置
CN112560377A (zh) * 2020-12-11 2021-03-26 珠海全志科技股份有限公司 基于虚拟平台与fpga联合的仿真验证方法及系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
陈龙;曹力;: "一种Zynq SoC片内硬件加速的二维傅里叶变换", 单片机与嵌入式系统应用, no. 02 *
陈龙;曹力;: "一种Zynq SoC片内硬件加速的二维傅里叶变换", 单片机与嵌入式系统应用, no. 02, 1 February 2018 (2018-02-01) *

Also Published As

Publication number Publication date
CN117009276B (zh) 2024-06-25

Similar Documents

Publication Publication Date Title
US7328399B2 (en) Synchronous serial data communication bus
CN105573949A (zh) Vpx架构具有jesd204b接口的采集处理电路
US5748684A (en) Resynchronization of a synchronous serial interface
US7243173B2 (en) Low protocol, high speed serial transfer for intra-board or inter-board data communication
US20040120353A1 (en) Method and apparatus for double data rate serial ATA phy interface
US8006008B2 (en) Apparatus and method for data processing having an on-chip or off-chip interconnect between two or more devices
JPH0689246A (ja) 直列通信方法およびその装置
EP2862290A1 (en) Multiple protocol tunneling using time division operations
US7779194B2 (en) Data modification module
CN108462620B (zh) 一种吉比特级SpaceWire总线系统
CN104991883A (zh) 片间互联的发送、接收装置及发送、接收方法及系统
US7328299B2 (en) Interface for compressed data transfer between host system and parallel data processing system
CN117009276B (zh) 一种基于axi总线的信号压缩传输的方法、装置及系统
WO1997041514A1 (en) Qualified burst buffer
CN112069111A (zh) 一种兼容双向传输的Retimer转接卡电路设计
CN112199312B (zh) 通信设备的接口转换装置及通信系统
US8555104B2 (en) Frequency adapter utilized in high-speed internal buses
US5590130A (en) Bus protocol using separate clocks for arbitration and data transfer
CN117234995B (zh) 一种基于ahb总线的信号压缩传输的方法、系统及装置
RU2700560C1 (ru) Устройство коммуникационного интерфейса gigaspacewire
US20030065869A1 (en) PCI/LVDS half bridge
CN112835834A (zh) 数据传输系统
CN216956942U (zh) 一种I2C到AXI_master的转换系统
CN117234995A (zh) 一种基于ahb总线的信号压缩传输的方法、系统及装置
CN116155372B (zh) 一种基于光交换的多fpga原型验证系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant