CN216956942U - 一种I2C到AXI_master的转换系统 - Google Patents
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Abstract
本实用新型涉及一种I2C到AXI_master的转换系统，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。本实用新型所述的I2C到AXI_master的转换系统，利用支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、乱序访问，可大大降低I2C控制器拥塞风险，当存在多个主器件时，也可达到单个主器件的访问效率。
Description
技术领域
本实用新型涉及集成电路控制领域，尤其涉及到一种I2C到AXI_master的转换系统。
背景技术
AXI(Advanced extensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址、控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，更加容易进行时序收敛。
I2C(Inter-IntegratedCircuit)总线是一种两线式串行总线，用于连接控制器及其外围设备，是微电子通信控制领域广泛采用的一种总线标准。I2C通过串行数据(SDA)线和串行时钟(SCL)线在连接到总线的器件间传递信息。每个器件都有一个唯一的地址识别，而且都可以作为一个发送器或接收器。
在现代的集成电路设计领域中，AXI总线和I2C总线的应用越来越广泛，通常会涉及到AXI总线I2C总线的数据交互，如何高效、便捷的实现这一交互过程，是目前本领域人员需要解决的技术问题。
实用新型内容
为解决上述技术问题，本实用新型的一种I2C到AXI_master的转换系统，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。
在本实用新型的一个实施例中，所述I2C_slave总线模块与AXI_master总线模块之间的通信端口由以下信号组成：rxdata端口、axlen端口、axburst_axprot_axisize端口、strb_axid端口、rxvld端口、txvld端口、wr端口、axi_txvld端口和txdata端口。
在本实用新型的一个实施例中，所述I2C_slave总线模块与AXI_master总线模块之间的通信rxdata端口是8bit；axlen端口是4bit；axburst_axprot_axisize端口是8bit；strb_axid端口是8bit；rxvld端口是1bit；txvld端口是1bit；wr端口是1bit；axi_txvld端口是1bit；txdata是8bit。
在本实用新型的一个实施例中，所述I2C总线模块与AXI_master总线模块之间的通信rxdata端口负责配置AXI_master的araddr或awaddr，和wdata；通信axlen端口负责配置AXI_master的arlen或awlen；通信axburst_axprot_axisize端口负责配置AXI_master的arburst、arprot、arsize或awburst、awprot、awsize；通信strb_axid端口负责配置AXI_master的wstrb和awid或arid。
在本实用新型的一个实施例中，所述的txvld端口是发送控制信号，用来表示AXI_master是否已经做好准备可以接受数据；rxvld端口是接收控制信号，用来表示AXI_master是否已经成功接收到数据；wr端口是读写控制信号，配置AXI_master是读状态还是写状态；axi_txvld端口配置I2C是否可以传递数据给AXI_master；txdata端口负责将AXI_master的数据传递给I2C_slave。
本实用新型的上述技术方案相比现有技术具有以下优点：本实用新型所述的I2C到AXI_master的转换系统，利用支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、乱序访问，可大大降低I2C控制器拥塞风险，当存在多个主器件时，也可达到单个主器件的访问效率。
附图说明
为了使本实用新型的内容更容易被清楚的理解，下面根据本实用新型的具体实施例并结合附图，对本实用新型作进一步详细的说明。
图1是本实用新型的I2C到AXI_master转换的结构示意图；
图2是本实用新型的I2C通过AXI_master向NoC传递数据的帧格式图；
图3是本实用新型的NOC通过AXI_master向I2C传递数据的帧格式图。
具体实施方式
如图1所示，本实施例提供一种I2C到AXI_master的转换系统，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。
所述I2C_slave总线模块与AXI_master总线模块之间的通信端口由以下信号组成：rxdata端口、axlen端口、axburst_axprot_axisize端口、strb_axid端口、rxvld端口、txvld端口、wr端口、axi_txvld端口和txdata端口。
所述I2C_slave总线模块与AXI_master总线模块之间的通信rxdata端口是8bit；axlen端口是4bit；axburst_axprot_axisize端口是8bit；strb_axid端口是8bit；rxvld端口是1bit；txvld端口是1bit；wr端口是1bit；axi_txvld端口是1bit；txdata是8bit。
所述I2C总线模块与AXI_master总线模块之间的通信rxdata端口负责配置AXI_master的araddr或awaddr，和wdata；通信axlen端口负责配置AXI_master的arlen或awlen；通信axburst_axprot_axisize端口负责配置AXI_master的arburst、arprot、arsize或awburst、awprot、awsize；通信strb_axid端口负责配置AXI_master的wstrb和awid或arid。
所述的txvld端口是发送控制信号，用来表示AXI_master是否已经做好准备可以接受数据；rxvld端口是接收控制信号，用来表示AXI_master是否已经成功接收到数据；wr端口是读写控制信号，配置AXI_master是读状态还是写状态；axi_txvld端口配置I2C是否可以传递数据给AXI_master；txdata端口负责将AXI_master的数据传递给I2C_slave。
进一步地，如图2所示，当从I2C传递数据给NoC时具体实现步骤如下：
(1)I2C_master给I2C_slave发送对应的地址saddr，测试I2C_master与I2C_slave之间的连接是否正常。
(2)在确认连接正常的情况下，I2C_master通过I2C_slave发送axlen信号给AXI_master。
(3)I2C_master通过I2C_slave发送axburst_axprot_axsize信号给AXI_master。
(4)I2C_master通过I2C_slave发送strb_axid信号给AXI_master。
(5)I2C_master通过I2C_slave依次发送四个地址，addr0，addr1，addr2，addr3到AXI_master。
(6)I2C_master通过I2C_slave依次发送数据data0，data1，……data(4*(axlen+1))到AXI_master。
(7)AXI_master按照标准的AXI协议将地址和数据传递给NoC。
(8)如图2所示每传送一个数据I2C_slave需要给I2C_master返回一个ack信号A。
如图3所示，当从NoC传数据给I2C时具体实现步骤如下：
(1)I2C_master给I2C_slave发送对应的地址saddr，验证I2C_master与I2C_slave之间的连接是否正常。
(2)在确认连接正常的情况下，I2C_master通过I2C_slave发送axlen信号给AXI_master。
(3)I2C_master通过I2C_slave发送axburst_axprot_axsize信号给AXI_master。
(4)I2C_master通过I2C_slave发送strb_axid信号给AXI_master。
(5)AXI_master收到NoC发送的地址跟数据后，依次发送四个地址，addr0，addr1，addr2，addr3到I2C_slave。
(6)AXI_master依次发送数据data0，data1，……data(4*(axlen+1))到I2C_slave。
(7)I2C_master转换为读状态，首先发送一个saddr信号给I2C_slave确认连接是否正常。
(8)在确认连接正常的情况下，I2C_slave依次传递地址给I2C_master。
(9)I2C_slave依次传递数据给I2C_master。
(10)如图3所示每传送一个数据I2C_slave需要给I2C_master返回一个ack信号A。
其中端口内信号转换如下表所示：
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。
Claims (5)
1.一种I2C到AXI_master的转换系统，其特征在于，包括I2C_master总线模块，I2C_slave总线模块，AXI_master总线模块，NoC总线模块；所述的I2C_master总线模块与I2C_slave总线模块之间通过I2C协议标准的SCL和SDA进行通信相连，所述的I2C_slave总线模块和AXI_master总线模块之间通过通信端口进行通信相连，所述的AXI_master总线模块与NoC总线模块之间通过标准的AXI总线协议进行通信相连。
2.根据权利要求1所述的一种I2C到AXI_master的转换系统，其特征在于：所述I2C_slave总线模块与AXI_master总线模块之间的通信端口由以下信号组成：rxdata端口、axlen端口、axburst_axprot_axisize端口、strb_axid端口、rxvld端口、txvld端口、wr端口、axi_txvld端口和txdata端口。
3.根据权利要求2所述的一种I2C到AXI_master的转换系统，其特征在于：所述I2C_slave总线模块与AXI_master总线模块之间的通信rxdata端口是8bit；axlen端口是4bit；axburst_axprot_axisize端口是8bit；strb_axid端口是8bit；rxvld端口是1bit；txvld端口是1bit；wr端口是1bit；axi_txvld端口是1bit；txdata是8bit。
4.根据权利要求2所述的一种I2C到AXI_master的转换系统，其特征在于：所述I2C总线模块与AXI_master总线模块之间的通信rxdata端口负责配置AXI_master的araddr或awaddr，和wdata；通信axlen端口负责配置AXI_master的arlen或awlen；通信axburst_axprot_axisize端口负责配置AXI_master的arburst、arprot、arsize或awburst、awprot、awsize；通信strb_axid端口负责配置AXI_master的wstrb和awid或arid。
5.根据权利要求4所述的一种I2C到AXI_master的转换系统，其特征在于：所述的txvld端口是发送控制信号，用来表示AXI_master是否已经做好准备可以接受数据；rxvld端口是接收控制信号，用来表示AXI_master是否已经成功接收到数据；wr端口是读写控制信号，配置AXI_master是读状态还是写状态；axi_txvld端口配置I2C是否可以传递数据给AXI_master；txdata端口负责将AXI_master的数据传递给I2C_slave。
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Country Status (1)
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