CN117234995A - 一种基于ahb总线的信号压缩传输的方法、系统及装置 - Google Patents
一种基于ahb总线的信号压缩传输的方法、系统及装置 Download PDFInfo
- Publication number
- CN117234995A CN117234995A CN202310912631.XA CN202310912631A CN117234995A CN 117234995 A CN117234995 A CN 117234995A CN 202310912631 A CN202310912631 A CN 202310912631A CN 117234995 A CN117234995 A CN 117234995A
- Authority
- CN
- China
- Prior art keywords
- receiving
- data
- master device
- slave device
- ahb bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 33
- 230000006835 compression Effects 0.000 title claims abstract description 24
- 238000007906 compression Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000007704 transition Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
本发明公开一种基于AHB总线的信号压缩传输的方法、系统及装置，包括如下步骤：发送设备在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TX FIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联；接收设备在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。本发明通过将大量的AHB总线信号通过FIFO/FSM电路转成IO数量可控的FPGA间互联信号，传送到另外一颗FPGA，然后在接收端恢复成AHB信号，不仅可以大大减少FPGA之间的互联信号数量，而且不影响FPGA的AHB的频率。
Description
技术领域
本发明涉及信号传输技术领域，尤其涉及一种基于AHB总线的信号压缩传输的方法、系统及装置。
背景技术
随着芯片规模越来越大，FPGA原型验证中，一颗FPGA已经无法容纳整个SOC，因此需要对SOC进行partition。Partition后，由于FPGA的IO数量有限，各FPGA之间的互联是个关键问题。因此，往往在各IP的边界进行partition，另外，现在大部分IP都采用AXI与AHB作为接口，因此，AHB总线就成为了设备间的互联信号。
AHB总线是一种高性能总线接口。它定义主设备、从设备、互连之间的接口。AHB总线的从设备通常是内部存储器件、外部存储器件和一些高带宽的外设。
在设备间传输数据以及访问寄存器时，可以采用AHB总线实现。图5为现有技术设备间基于32位AHB总线传输数据的示意图，如图所示，基于AHB总线传输数据时，在主设备和从设备之间进行，主设备需要向从设备发送HADDR/HTRANS/HWRITE/HSIZE/HBURST/HPROT/HWDATA(对于32位AHB总线，需要77根信号)，从设备需要往主设备发送HRDATA/HREADY/HRESP(对于32位AHB总线，需要35根信号)，一共需要112根互联信号。如果AHB总线是128bits，则一共需要304根信号。
目前市面上存在时分复用的方式来传输FPGA互连线的方法，如图6所示。但是该方法的缺点是会影响SOC在FPGA中的实现频率，尤其是压缩率达到64:1时，并行时钟频率不能超过串行数据频率的1/64，结果将导致FPGA的运行速度小于5MHz。
发明内容
本发明目的在于针对现有技术所存在的不足而提供一种基于AHB总线的信号压缩传输的方法、系统及装置的技术方案，通过将大量的AHB总线信号通过FIFO/FSM电路转成IO数量可控的FPGA间互联信号，传送到另外一颗FPGA，然后在接收端恢复成AHB信号，不仅可以大大减少FPGA之间的互联信号数量，而且不影响FPGA的AHB的频率。
为了解决上述技术问题，本发明采用如下技术方案：
一种基于AHB总线的信号压缩传输的方法，其特征在于包括如下步骤：
发送设备在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TXFIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联；
接收设备在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
本发明通过将大量的AHB总线信号通过FIFO/FSM电路转成IO数量可控的FPGA间互联信号，传送到另外一颗FPGA，然后在接收端恢复成AHB信号，不仅可以大大减少FPGA之间的互联信号数量，而且不影响FPGA的AHB的频率。
进一步，当数据流由主设备发送从设备，主设备为发送设备，从设备为接收设备，主设备发送给从设备的信息包括mst2slvdata、mst2slvvld，从设备发送给主设备的信息包括mst2slvrdy，其中mst2slvdata表示主设备发送给从设备的data，mst2slvvld表示主设备发送给从设备的与mst2slvdata配套的valid信号，mst2slvrdy表示从设备发送给主设备的与mst2slvdata配套的ready信号；
当数据流由从设备发送主设备，从设备为发送设备，主设备为接收设备，从设备发送给主设备的信息包括slv2mstdata、slv2mstvld,主设备发送给从设备的信息包括slv2mstrdy，其中slv2mstdata表示从设备发送给主设备的data，slv2mstvld表示从设备发送给主设备的与slv2mstdata配套的valid信号，slv2mstrdy表示主设备发送给从设备的与slv2mstdata配套的ready信号。
进一步，mst2slvdata表示主设备发送给从设备的data，data包括地址信号、控制信号和数据信号。
进一步，slv2mstdata表示从设备发送给主设备的data，data包括数据信号和响应信号。
进一步，先入先出FIFO通道为同步先入先出FIFO通道，用于适配先入先出FIFO通道两端的信号数量转化，先入先出FIFO通道的宽度采用宽度可配置的方式设置。
一种基于AHB总线的信号压缩传输的系统，其特征在于：包括发送设备和接收设备，其中，
发送设备，用于在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TX FIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联；
接收设备，用于在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
进一步，当数据流由主设备发送从设备，主设备为发送设备，从设备为接收设备，主设备发送给从设备的信息包括mst2slvdata、mst2slvvld，从设备发送给主设备的信息包括mst2slvrdy，其中mst2slvdata表示主设备发送给从设备的data，mst2slvvld表示主设备发送给从设备的与mst2slvdata配套的valid信号，mst2slvrdy表示从设备发送给主设备的与mst2slvdata配套的ready信号；
当数据流由从设备发送主设备，从设备为发送设备，主设备为接收设备，从设备发送给主设备的信息包括slv2mstdata、slv2mstvld,主设备发送给从设备的信息包括slv2mstrdy，其中slv2mstdata表示从设备发送给主设备的data，slv2mstvld表示从设备发送给主设备的与slv2mstdata配套的valid信号，slv2mstrdy表示主设备发送给从设备的与slv2mstdata配套的ready信号。
进一步，mst2slvdata表示主设备发送给从设备的data，data包括地址信号、控制信号和数据信号。
进一步，slv2mstdata表示从设备发送给主设备的data，data包括数据信号和响应信号。
一种基于AHB总线的信号压缩传输的装置，其特征在于：包括先入先出FIFO通道、FSM电路、发送设备和接收设备，发送设备在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TX FIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联，接收设备在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
本发明由于采用了上述技术方案，具有以下有益效果：
本发明通过将大量的AHB总线信号通过FIFO/FSM电路转成IO数量可控的FPGA间互联信号，传送到另外一颗FPGA，然后在接收端恢复成AHB信号，不仅可以大大减少FPGA之间的互联信号数量，而且不影响FPGA的AHB的频率。
附图说明：
下面结合附图对本发明作进一步说明：
图1为本发明一种基于AHB总线的信号压缩传输的方法、系统及装置中信号压缩传输方法的流程图；
图2为本发明中FPGA间信号压缩与恢复传输的示意图；
图3为本发明中TX FSM的示意图；
图4为本发明中RX FSM的示意图；
图5为现有技术中非压缩状况下，主从设备之间32位AHB总线传输数据示意图；
图6为现有技术中基于时分复用实现压缩传输的示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
本发明中记载的专业术语释义：
如图1所示，为本发明的一种基于AHB总线的信号压缩传输的方法，利用AHB通道的hready可以拉住AHB master不发送下一笔传输的特性，hready分别对应图2中的hreadymst和hreadyslv两个信号，包括如下步骤：
发送设备在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TXFIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联；
接收设备在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
本发明通过将大量的AHB总线信号通过FIFO/FSM电路转成IO数量可控的FPGA间互联信号，传送到另外一颗FPGA，然后在接收端恢复成AHB信号，不仅可以大大减少FPGA之间的互联信号数量，而且不影响FPGA的AHB的频率。
当数据流由主设备发送从设备，主设备为发送设备，从设备为接收设备，主设备发送给从设备的信息包括mst2slvdata、mst2slvvld，从设备发送给主设备的信息包括mst2slvrdy，其中mst2slvdata表示主设备发送给从设备的data，mst2slvvld表示主设备发送给从设备的与mst2slvdata配套的valid信号，mst2slvrdy表示从设备发送给主设备的与mst2slvdata配套的ready信号，mst2slvdata表示主设备发送给从设备的data，data包括地址信号、控制信号和数据信号。
当数据流由从设备发送主设备，从设备为发送设备，主设备为接收设备，从设备发送给主设备的信息包括slv2mstdata、slv2mstvld,主设备发送给从设备的信息包括slv2mstrdy，其中slv2mstdata表示从设备发送给主设备的data，slv2mstvld表示从设备发送给主设备的与slv2mstdata配套的valid信号，slv2mstrdy表示主设备发送给从设备的与slv2mstdata配套的ready信号，slv2mstdata表示从设备发送给主设备的data，data包括数据信号和响应信号。
一种基于AHB总线的信号压缩传输的系统(如图2所示)，包括发送设备和接收设备，其中，
发送设备，用于在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TX FIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联；
接收设备，用于在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
当数据流由主设备发送从设备，主设备为发送设备，从设备为接收设备，主设备发送给从设备的信息包括mst2slvdata、mst2slvvld，从设备发送给主设备的信息包括mst2slvrdy，其中mst2slvdata表示主设备发送给从设备的data，mst2slvvld表示主设备发送给从设备的与mst2slvdata配套的valid信号，mst2slvrdy表示从设备发送给主设备的与mst2slvdata配套的ready信号，mst2slvdata表示主设备发送给从设备的data，data包括地址信号、控制信号和数据信号。
当数据流由从设备发送主设备，从设备为发送设备，主设备为接收设备，从设备发送给主设备的信息包括slv2mstdata、slv2mstvld,主设备发送给从设备的信息包括slv2mstrdy，其中slv2mstdata表示从设备发送给主设备的data，slv2mstvld表示从设备发送给主设备的与slv2mstdata配套的valid信号，slv2mstrdy表示主设备发送给从设备的与slv2mstdata配套的ready信号，slv2mstdata表示从设备发送给主设备的data，data包括数据信号和响应信号。
互连线从112根减少成15+1+1+10+1+1＝29，对于4套AHB总线，互联线将从448变为116根)，降低了设备间互联线数量；并且相对于采用时分复用的方式而言，不会影响原来AHB的时钟频率。
先入先出FIFO通道为同步先入先出FIFO通道，用于适配先入先出FIFO通道两端的信号数量转化，先入先出FIFO通道的宽度采用宽度可配置的方式设置，实现AHB channel的m根信号线转成n根信号线(n<m)。FIFO的宽度即芯片间的数据信号数量(mst2slvdata+slv2mstdata)，FIFO采用宽度可配置的方式，可以灵活调整芯片间的数据信号数量，如图2中，可以将AHB的data信号数量从25(15+10)配置成为小于25的数量。
FSM电路控制AHB总线的hready握手信号。TXFSM hreadymst的上电初始状态为为高电平，允许主设备向TX FIFO发送命令或数据。当TX FSM处于IDLE状态或者处于GET_RDATA状态并且rdata_done有效或者处于TRANS_WDATA状态并且resp_done有效时为高电平，允许主设备向TX FIFO发送命令或数据；其他情况下，hready变为低电平，拉住主设备。
TX FSM diready的上电初始状态为为高电平，允许RX FIFO向TX FIFO发送RESP或数据。当TX FSM处于TRANS_WDATA、处于GET_RDATA状态并且rdata_done无效以及处于TRANS_WDATA状态并且resp_done无效时为高电平，允许RX FIFO向TX FIFO发送RESP或数据；其他情况下，diready变为低电平，不允许RX FIFO向TX FIFO发送RESP或数据。
TX FSM如图3所示，具体为：
A、上电复位后，TX FSM为IDLE状态；
B、当TX FSM处于IDLE状态：当htrans[1]&hreadymst有效(表示主设备准备好了开始传输，并且TX FIFO已经准备好)，则TX FSM转变为TRANS_CMD状态；如果htrans[1]&hreadymst无效，则TX FSM保持IDLE状态；
C、当TX FSM处于TRANS_CMD状态：当cmd_done&write_cmd有效(表示TX FIFO完成命令地址接收，并且接收到的是AHB写命令)，则TX FSM转变为TRANS_WDATA状态；当cmd_done&read_cmd有效(表示TX FIFO完成命令地址接收，并且接收到的是AHB读命令)，则TXFSM转变为GET_RDATA状态；否则，TX FSM保持TRANS_CMD状态；
D、当TX FSM处于TRANS_WDATA状态：当resp_done有效，并且htrans[1]&hreadymst有效(表示TXFIFO已经收到RX FIFO的resp，并且此时收到来自主设备的下一笔传输请求，而且此时TXFIFO处于ready状态)，则TX FSM转变为TRANS_CMD状态，启动下一轮TX FIFO的传输；当resp_done有效，并且htrans[1]&hreadymst无效(表示TXFIFO已经收到RX FIFO的resp，并且此时没有收到来自主设备的下一笔传输请求)，则TX FSM转变为IDLE状态；否则，TX FSM保持TRANS_WDATA状态；
E、当TX FSM处于GET_RDATA状态：当rdata_done有效，并且htrans[1]&hreadymst有效(表示TXFIFO已经收到RX FIFO的读数据，并且此时收到来自主设备的下一笔传输请求，而且此时TXFIFO处于ready状态)，则TX FSM转变为TRANS_CMD状态，启动下一轮TX FIFO的传输；当rdata_done有效，并且htrans[1]&hreadymst无效(表示TXFIFO已经收到RX FIFO的读数据，并且此时没有收到来自主设备的下一笔传输请求)，则TX FSM转变为IDLE状态；否则，TX FSM保持GET_RDATA状态。
RX FSM如图4所示，具体为：
RX FSM的diready信号上电默认为高电平，允许TXFIFO把数据发送给RXFIFO，当RXFIFO快满时，RXFSM的diready信号拉低，阻止TXFIFO继续向RXFIFO写数据。
RX FIFO的数据非空状态下，RX FSM通过dovalid为高电平向从设备发送有效的AHB数据，从而实现AHB信号的恢复。
A、上电复位后，RX FSM为IDLE状态；
B、当RX FSM处于IDLE状态：当divalid有效(表示主设备向从设备发送了数据)，则RX FSM转变为GET_CMD状态；如果divalid无效，则RX FSM保持IDLE状态；
C、当RX FSM处于GET_CMD状态：当cmd_done&write_cmd有效(表示RX FIFO已经完成接收TX FIFO发送过来的AHB command，并且对应的是AHB写命令。)，则RX FSM转变为GET_WDAT状态；如果cmd_done&read_cmd有效(表示RX FIFO已经完成接收TX FIFO发送过来的AHB command，并且对应的是AHB读命令。)，则RX FSM转变为CMD_WAIT状态；否则，RX FSM保持GET_CMD状态；
D、当RX FSM处于GET_WDAT状态：当wdat_finished有效(表示RX FIFO已经完全接收到TX FIFO发送过来的AHB写数据)，则RX FSM转变为CMD_WAIT状态；如果wdat_finished无效，则RX FSM保持GET_WDAT状态；
E、当RX FSM处于CMD_WAIT状态：当htrans[1]&hreadyslv&～hwrite有效表示RXFIFO已经完全接收到TX FIFO发送过来的AHB读命令，并且此时，从设备的hreadyslv有效)，则RX FSM转变为TRANS_RDAT状态；htrans[1]&hreadyslv&hwrite有效表示RX FIFO已经完全接收到TX FIFO发送过来的AHB写数据，并且此时，从设备的hreadyslv有效)，则RX FSM转变为TRANS_RESP状态；否则，RX FSM保持CMD_WAIT状态，等待从设备的hreadyslv的高电平；
F、当RX FSM处于TRANS_RDAT状态：当rdat_done有效(表示RX FIFO已经完全接收到从设备发送过来的AHB读数据)，则RX FSM转变为IDLE状态；如果rdat_done无效，则RXFSM保持TRANS_RDAT状态，等待AHB读数据的传输完成；
G、当RX FSM处于TRANS_RESP状态：当resp_done有效(表示RX FIFO已经完全接收到从设备发过来的AHB RESP数据)，则RX FSM转变为IDLE状态；如果resp_done无效，则RXFSM保持TRANS_RESP状态。
一种基于AHB总线的信号压缩传输的装置，包括先入先出FIFO通道、FSM电路、发送设备和接收设备，发送设备在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TX FIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联，接收设备在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
以上仅为本发明的具体实施例，但本发明的技术特征并不局限于此。任何以本发明为基础，为实现基本相同的技术效果，所作出地简单变化、等同替换或者修饰等，皆涵盖于本发明的保护范围之中。
Claims (10)
1.一种基于AHB总线的信号压缩传输的方法，其特征在于包括如下步骤：
发送设备在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TXFIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联；
接收设备在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
2.根据权利要求1所述的一种基于AHB总线的信号压缩传输的方法，其特征在于：当数据流由主设备发送从设备，所述主设备为发送设备，所述从设备为接收设备，所述主设备发送给所述从设备的信息包括mst2slvdata、mst2slvvld，所述从设备发送给所述主设备的信息包括mst2slvrdy，其中mst2slvdata表示主设备发送给从设备的data，mst2slvvld表示主设备发送给从设备的与mst2slvdata配套的valid信号，mst2slvrdy表示从设备发送给主设备的与mst2slvdata配套的ready信号；
当数据流由从设备发送主设备，所述从设备为发送设备，所述主设备为接收设备，所述从设备发送给所述主设备的信息包括slv2mstdata、slv2mstvld,所述主设备发送给所述从设备的信息包括slv2mstrdy，其中slv2mstdata表示从设备发送给主设备的data，slv2mstvld表示从设备发送给主设备的与slv2mstdata配套的valid信号，slv2mstrdy表示主设备发送给从设备的与slv2mstdata配套的ready信号。
3.根据权利要求2所述的一种基于AHB总线的信号压缩传输的方法，其特征在于：所述mst2slvdata表示主设备发送给从设备的data，data包括地址信号、控制信号和数据信号。
4.根据权利要求2所述的一种基于AHB总线的信号压缩传输的方法，其特征在于：所述slv2mstdata表示从设备发送给主设备的data，data包括数据信号和响应信号。
5.根据权利要求1所述的一种基于AHB总线的信号压缩传输的方法，其特征在于：所述先入先出FIFO通道为同步先入先出FIFO通道，用于适配所述先入先出FIFO通道两端的信号数量转化，所述先入先出FIFO通道的宽度采用宽度可配置的方式设置。
6.一种基于AHB总线的信号压缩传输的系统，其特征在于：包括发送设备和接收设备，其中，
发送设备，用于在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TX FIFO通过压缩通道传输完命令、地址和数据后释放hready，
实现芯片间的互联；
接收设备，用于在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
7.根据权利要求6所述的一种基于AHB总线的信号压缩传输的系统，其特征在于：
当数据流由主设备发送从设备，所述主设备为发送设备，所述从设备为接收设备，所述主设备发送给所述从设备的信息包括mst2slvdata、mst2slvvld，所述从设备发送给所述主设备的信息包括mst2slvrdy，其中mst2slvdata表示主设备发送给从设备的data，mst2slvvld表示主设备发送给从设备的与mst2slvdata配套的valid信号，mst2slvrdy表示从设备发送给主设备的与mst2slvdata配套的ready信号；
当数据流由从设备发送主设备，所述从设备为发送设备，所述主设备为接收设备，所述从设备发送给所述主设备的信息包括slv2mstdata、slv2mstvld,所述主设备发送给所述从设备的信息包括slv2mstrdy，其中slv2mstdata表示从设备发送给主设备的data，slv2mstvld表示从设备发送给主设备的与slv2mstdata配套的valid信号，slv2mstrdy表示主设备发送给从设备的与slv2mstdata配套的ready信号。
8.根据权利要求7所述的一种基于AHB总线的信号压缩传输的系统，其特征在于：所述mst2slvdata表示主设备发送给从设备的data，data包括地址信号、控制信号和数据信号。
9.根据权利要求7所述的一种基于AHB总线的信号压缩传输的系统，其特征在于：所述slv2mstdata表示从设备发送给主设备的data，data包括数据信号和响应信号。
10.一种基于AHB总线的信号压缩传输的装置，其特征在于：包括先入先出FIFO通道、FSM电路、发送设备和接收设备，发送设备在AHB总线的发送端插入接收先入先出FIFO通道和接收FSM电路，等待TX FIFO通过压缩通道传输完命令、地址和数据后释放hready，实现芯片间的互联，接收设备在AHB总线的接收端插入接收先入先出FIFO通道和接收FSM电路，还原成原始的AHB总线支持的传输数据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310912631.XA CN117234995A (zh) | 2023-07-24 | 2023-07-24 | 一种基于ahb总线的信号压缩传输的方法、系统及装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310912631.XA CN117234995A (zh) | 2023-07-24 | 2023-07-24 | 一种基于ahb总线的信号压缩传输的方法、系统及装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117234995A true CN117234995A (zh) | 2023-12-15 |
Family
ID=89097412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310912631.XA Pending CN117234995A (zh) | 2023-07-24 | 2023-07-24 | 一种基于ahb总线的信号压缩传输的方法、系统及装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117234995A (zh) |
-
2023
- 2023-07-24 CN CN202310912631.XA patent/CN117234995A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6145039A (en) | Method and apparatus for an improved interface between computer components | |
| CN110704351A (zh) | 基于axi总线的主机设备数据传输扩展方法 | |
| US7761632B2 (en) | Serialization of data for communication with slave in multi-chip bus implementation | |
| CN108255776B (zh) | 一种兼容apb总线的i3c主设备、主从系统及通信方法 | |
| US20080270656A1 (en) | Serialization of data for communication with different-protocol slave in multi-chip bus implementation | |
| CN109634900B (zh) | 一种基于axi协议的多层次低延迟互连结构 | |
| CN103617138A (zh) | 多主机仲裁方法及多主机通信系统 | |
| WO2004023268A9 (en) | Method and apparatus for double data rate serial ata phy interface | |
| CN111338996B (zh) | 一种支持多协议的复合总线控制器 | |
| US7769933B2 (en) | Serialization of data for communication with master in multi-chip bus implementation | |
| CN114168520B (zh) | 光纤通信总线装置、设备和系统 | |
| US7779194B2 (en) | Data modification module | |
| CN105786741B (zh) | 一种soc高速低功耗总线及转换方法 | |
| CN101937413A (zh) | 一种i2c总线的通信方法 | |
| US8458389B2 (en) | Apparatus and method for converting protocol interface | |
| US7133958B1 (en) | Multiple personality I/O bus | |
| CN112256615B (zh) | Usb转换接口装置 | |
| US10176133B2 (en) | Smart device with no AP | |
| KR20210075878A (ko) | I2c와의 하위 호환성을 촉진하는 i3c 허브 | |
| CN117234995A (zh) | 一种基于ahb总线的信号压缩传输的方法、系统及装置 | |
| US6615306B1 (en) | Method and apparatus for reducing flow control and minimizing interface acquisition latency in a hub interface | |
| CN115934614A (zh) | 基于apb总线带有fifo缓存功能的uart通讯接口 | |
| CN100462952C (zh) | 接口可配置的通用串行总线控制器 | |
| CN212647461U (zh) | 一种基于pci总线的同步或异步串行通讯控制电路 | |
| CN108055460A (zh) | 高速图像处理和采集系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |