CN101135840A - 形成掩模结构的方法和使用其形成微小图形的方法 - Google Patents
形成掩模结构的方法和使用其形成微小图形的方法 Download PDFInfo
- Publication number
- CN101135840A CN101135840A CNA200610142919XA CN200610142919A CN101135840A CN 101135840 A CN101135840 A CN 101135840A CN A200610142919X A CNA200610142919X A CN A200610142919XA CN 200610142919 A CN200610142919 A CN 200610142919A CN 101135840 A CN101135840 A CN 101135840A
- Authority
- CN
- China
- Prior art keywords
- mask
- layer
- sacrifice layer
- hard mask
- graph
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims description 146
- 238000005530 etching Methods 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000004408 titanium dioxide Substances 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 3
- 229910001930 tungsten oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
在形成掩模结构的方法中，在衬底上形成第一掩模，第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分在其间具有开口，该边角部分的内侧壁是弯曲的。在第一掩模上形成牺牲层。在该牺牲层上形成硬掩模层。在部分地除去硬掩模层，直到邻近于边角部分的牺牲层被露出之后，由除去牺牲层之后的空间中剩下的硬掩模层形成第二掩模。在衬底上可以容易地形成具有精细结构的微小图形。
Description
与相关申请的交叉引用
根据35USC§119，本申请要求2006年8月29日申请的韩国专利申请号2006-82119的优先权，在此将其内容全部引入作为参考。
技术领域
本发明总体上涉及掩模结构，更具体涉及用作刻蚀掩模的掩模结构和使用掩模结构形成微小图形的方法。
背景技术
近年来，随着高度集成的半导体器件的需求，开发用于制造半导体器件需要的微小图形变得重要。例如，为了形成具有高分辨率的微小图形，已经开发了一种自对准双构图(SADP)工艺。
根据该SADP工艺，在衬底上形成第一掩模图形，然后在第一掩模图形上连续地形成牺牲层。在牺牲层上形成硬掩模层，然后部分地刻蚀该硬掩模层，以形成第二掩模图形，由此在衬底上形成包括第一和第二掩模图形的掩模结构。
结果，通过SADP工艺，形成不止一个掩模图形，而是包括第一和第二掩模图形的双掩模图形。当制造半导体器件，使用该双掩模图形时，可以获得用于半导体器件的微小图形。
但是，根据常规SADP工艺，使用第一和第二掩模图形，不能从衬底充分地除去硬掩模层，以致在用于通过除去硬掩模层形成第二掩模图形的工序中，在衬底上可能剩下硬掩模层的残留物。特别，如果第一掩模图形具有包括边角部分的边角结构，那么邻近于该边角部分的硬掩模层的刻蚀量可能不同于第一掩模图形上形成的硬掩模的刻蚀量，由此在边角部分的内侧壁附近留下残留物，以致在衬底上不能精确地形成掩模结构。
因此，常规SADP工艺从衬底上的硬掩模层可能不希望地留下残留物，由此阻止在衬底上形成微小的图形。
发明内容
根据本发明的某些实施例，提供能被应用于形成微小图形的形成掩模结构的方法。
根据本发明的某些实施例提供使用掩模结构形成微小图形的方法。
根据本发明的实施例，提供一种形成掩模结构的方法。在衬底上形成第一掩模，其中第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分之间具有开口，以及该边角部分具有弯曲的内侧壁。在第一掩模图形上连续地形成牺牲层。在该牺牲层上形成硬掩模层。该硬掩模层被部分地除去，直到邻近于边角部分的牺牲层被露出。然后，该牺牲层被除去，以便由开口中剩下的硬掩模层形成第二掩模图形。
根据本发明的实施例，第一掩模可以具有与第二掩模基本上相同的刻蚀速率。牺牲层相对于第一掩模可以具有一刻蚀选择性。
根据本发明的某些实施例，第一掩模可以使用与第二掩模基本上相同的材料来形成。牺牲层可以使用不同于第一掩模的材料来形成。
根据本发明的某些实施例，第一和第二掩模可以使用多晶硅来形成。牺牲层可以使用金属氧化物来形成。
根据本发明的某些实施例，可以通过原子层淀积工序形成该牺牲层。
根据本发明的某些实施例，通过各向同性刻蚀工序部分地除去该硬掩模层。
根据本发明的另一方面，提供一种形成微小图形的方法。在形成微小图形中，在衬底上形成层间绝缘层。在该层间绝缘层上形成第一掩模。这里，第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分在其间具有开口，以及边角部分的内侧壁是弯曲的。在第一掩模上形成牺牲层。在该牺牲层上形成硬掩模层。该硬掩模层被除去，直到邻近于该边角部分的牺牲层的侧壁被露出。该牺牲层被除去，以便由开口中剩下的硬掩模层形成第二掩模图形。使用第一和第二掩模作为刻蚀掩模，部分地刻蚀该层间绝缘层，以在衬底上形成绝缘层间图形。
根据本发明的某些实施例，第一掩模可以具有与第二掩模基本上相同的刻蚀速率。牺牲层相对于第一掩模可以具有一刻蚀选择性。
根据本发明的某些实施例，该第一掩模可以使用与第二掩模基本上相同的材料来形成，以及该牺牲层可以使用不同于第一掩模的材料来形成。
根据本发明的某些实施例，第一和第二掩模可以使用多晶硅形成，以及牺牲层可以使用金属氧化物来形成。
根据本发明的某些实施例，可以通过原子层淀积工艺形成该牺牲层。
根据本发明的某些实施例，可以通过各向同性刻蚀工序部分地除去该硬掩模层。
根据本发明的某些实施例，可以使用包括第一和第二掩模的双掩模图形作为刻蚀掩模，在衬底上形成绝缘层间图形。因此，可以在衬底上形成具有精细结构的绝缘层间图形。此外，第二掩模图形形成具有边角部分，该边角部分的内侧壁是弯曲的。因此，边角部分上形成的硬掩模层可以具有相对小于第一掩模图形上形成的硬掩模层的厚度。该硬掩模层可以部分地除去，直到邻近于边角部分形成的部分硬掩模层被露出。结果，在用于部分地除去硬掩模层的工序过程中，在边角部分上可以不剩下硬掩模层的残留物。此外，邻近于边角部分的硬掩模层的刻蚀量可以与远离第一掩模图形形成的硬掩模层的刻蚀量基本上相同，由此防止由于过刻蚀产生缺陷。
附图说明
通过参考附图，描述其某些实施例，将使本发明的上述及其他特点和优点变得更明显，其中：
图1A至1E是说明根据本发明的某些实施例形成掩模结构的方法的剖面图；
图2是图1A的衬底的平面图，图示了第一掩模；
图3是说明图1D中除去硬掩模层的状态的透视图；以及
图4A至4C是衬底的剖面图，说明根据本发明的某些实施例形成微小图形的方法。
具体实施方式
现在参考附图更完全地描述本本发明，其中示出了本发明的实施例。但是，本发明可以以多种不同的方式体现，以及不应该认为局限于在此阐述的实施例。相反，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。在图中，为了清楚可以放大层和区域的尺寸和相对尺寸。
应当理解当一元件或层被称为在另一层“上”、“连接到”或“耦合到”另一层或元件时，它可以直接在另一层或元件“上”、“连接到”或“耦合到”另一层或元件，或可以存在插入元件。相反当一元件被称为直接在另一层“上”、“直接连接到”或“直接耦合到”另一层或元件时，不存在插入元件或层。相同的标记始终指相同的元件。如在此使用的术语“和/或”包括一个或多个相关列项的任意和所有组合。
应当理解，尽管在此可以使用术语第一、第二、第三等来描述各个元件、零件、区域、层和/或部分，但是这些元件、零件、区域、层和/或部分不应该受这些术语限制。这些术语仅仅是用来将一个元件、组件、区域、层或部分与其它区域、层或部分相区分。因此，在不脱离本发明的教导的条件下，下面论述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
在此可以使用空间相对术语如“在...底下”、“在...下面”、“下”、“在...之上”、“上”等便于描述一个元件或特征与图中所示的其它元件或特征的关系。应当理解空间相对术语是用来包括除图中描绘的取向之外的使用或工作中器件的不同取向。例如，如果图中的器件被反转，那么描述为在其他元件或特征“下面”或“底下”的元件于是将定向在其他元件或特征“之上”。因此，示例性术语“在...下面”可以包括上面和下面的取向。器件可以被另外定向(旋转90度或以其他取向)以及由此解释在此使用空间相对的描述符。
在此使用的专业词汇是仅仅用于描述具体实施例而不是本发明的限制。如在此使用的单数形式“a”，“an”和“the”同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，在说明书中使用的术语“comprise”和/或“comprising”说明陈述的部件、整体、步骤、操作、元件、和/或零件的存在，但是不排除存在或增加一个或多个其他部件、整体、步骤、操作、元件、零件和/或其组。
在此参考截面图描述了本发明的某些实施例，该截面图是本发明的理想化实施例(和中间结构)的示意图。照此，将预想由于图例形状的变化例如制造工艺和/或容差的变化。因此，本发明的实施例不应该认为限于在此所示的区域的特定形状，而是包括所得的形状例如由制造的偏差。例如，图示为矩形的注入区一般地将具有圆润的或弯曲的特点和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。同样，通过注入形成的掩埋区可以引起掩埋区和通过其进行注入的表面之间区域中发生某些注入。因此，图中所示的区域本质上是示意性的，且它们的形状不打算图示器件区域的实际形状以及不打算限制本发明的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与属于本发明的技术领域的普通技术人员通常理解的相同意思。还应当理解术语，如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思且不被解释理想化或过度地形式感知，除非如在此被清楚地限定。
形成掩模结构的方法
图1A至1E是衬底100的剖面图，说明根据本发明的某些实施例形成掩模结构的方法。图2是图1A中的衬底的平面图，图示了第一掩模；图3是说明其中硬掩模层被除去的状态的透视图。
参考图1A，在衬底100上形成第一掩模120。
衬底100可以包括半导体衬底如硅衬底、绝缘体上的硅(SOI)衬底、锗衬底、绝缘体上的锗(GOI)衬底、硅-锗衬底等。
第一掩模120相对于将通过后续工序形成的牺牲层可以具有刻蚀选择性。例如，第一掩模120可以使用多晶硅来形成。第一掩模120可以通过光刻工序形成。
在衬底100上形成具有第一掩模图形121和第二掩模图形123的第一掩模120。第一掩模图形121包括多个掩模图形部分。多个掩模图形部分可以互相隔开，在其间有开口130。第二掩模图形123具有边角结构，如图2所示。所示的第二掩模图形123包括具有弯曲内表面的边角部分125。根据本发明的某些实施例，该曲率可以在约30°至约70°的范围内。例如，该曲率可以约为45°。
在用于除去硬掩模层的后续工序中，边角部分125的弯曲内表面可以抑制在边角部分125附近产生残留物。
根据本发明的某些实施例，可以通过光刻工序形成第二掩模图形123。因此，当第一掩模120的布局被调整时，可以容易形成包括具有弯曲内表面的边角部分125的第二掩模图形123。
参考图1B，在衬底100上形成具有第一掩模图形121和第二掩模图形123的第一掩模120之后，在所示的结构上形成牺牲层140。
根据本发明的某些实施例，在第一掩模120上连续地形成牺牲层140。例如，在第一掩模120的侧壁和上表面上，以及衬底100的露出表面上形成牺牲层。牺牲层140可以具有基本上均匀的厚度。
牺牲层140可以通过，例如，化学气相淀积(CVD)工序或原子层淀积(ALD)工序来形成。当通过ALD工序形成牺牲层140时，牺牲层140可以具有均匀的厚度，因为ALD工序能够调整牺牲层140的厚度并提供良好的台阶覆盖度。
牺牲层140可以使用相对于第一掩模120具有刻蚀选择性的材料来形成。当使用多晶硅形成第一掩模120时，牺牲层140可以使用金属氧化物来形成。例如，可以使用氧化钨(WO)、氧化钽(TaO)、氧化钛(TiO)等形成牺牲层140。
根据本发明的某些实施例，可以通过ALD工序，使用金属氧化物形成牺牲层140。
参考图1C，在包括第一掩模120的所得结构上形成牺牲层140之后，在该牺牲层140上形成硬掩模层160。
由于将通过构图硬掩模层160形成的第二掩模图形可以与第一掩模120一起被用作刻蚀掩模，因此硬掩模层160可以使用具有与第一掩模120相同刻蚀速率的材料来形成。因此，硬掩模层160可以包括与第一掩模120中包括的材料相同的材料。例如，当使用多晶硅形成第一掩模120时，硬掩模层160可以使用多晶硅来形成。
硬掩模层160可以使用具有与第一掩模120相同刻蚀速率的材料来形成，而牺牲层140相对于第一掩模120可以具有刻蚀选择性。因此，牺牲层140相对于硬掩模层160可以具有刻蚀选择性。当第一掩模120和硬掩模层160使用多晶硅来形成时，牺牲层140可以使用金属氧化物如氧化钨、氧化钛、氧化钽等来形成。但是，尽管第一掩模120、硬掩模层160和牺牲层140使用特定的材料形成，但是用于第一掩模120、硬掩模层160和牺牲层140的材料不局限于相对于牺牲层140具有刻蚀选择性的第一掩模120，以及第一掩模120保持与硬掩模层160相同的刻蚀速率。
参考图1D，在第一掩模120上形成硬掩模层160之后，硬掩模层160被部分地除去，以在开口130中形成硬掩模图形180。例如，可以通过深刻蚀工序各向异性地刻蚀该硬掩模层160。
例如，当通过各向异性刻蚀工序部分地刻蚀硬掩模层160时，可以在第一掩模120的侧壁附近异常地形成侧壁。因此，可以执行用于部分地除去硬掩模层160的各向同性刻蚀工序，以便抑制在第一掩模120的侧壁附近产生侧壁
此外，硬掩模层160被除去，直到邻近于第二掩模图形123的边角部分125(参见图2)的牺牲层140的侧壁被部分地露出。亦即，当靠近边角部分125的牺牲层140的侧壁被露出时，通过端点除去硬掩模层160。
其间，邻近于第二掩模图形123的边角部分125的硬掩模层的刻蚀量基本上符合硬掩模层160的刻蚀量，该硬掩模层160形成在第二掩模图形123上。如图3所示，形成具有邻近于边角部分125的第一部分和远离边角部分125的第二部分的硬掩模层160。第一部分的第一刻蚀厚度D1基本上与第二部分的第二刻蚀厚度D2相同。因此，当硬掩模层160被除去，直到靠近第二掩模图形123的边角部分125(参见图2)的牺牲层140的侧壁被露出时，不能产生残留物，以及可以在开口130中有选择地形成硬掩模层图形180。根据本发明的某些实施例，第二掩模图形123包括具有弯曲内表面的边角部分125。这里，在部分地除去硬掩模层160之后，在边角部分125附近不可能剩下硬掩模层160的残留物。
参考图1E，在从衬底100部分地除去硬掩模层160之后，从衬底100除去牺牲层140。亦即，从衬底100除去在部分地除去硬掩模层160之后露出的部分牺牲层140，如图所示。
当牺牲层140被部分地除去时，在开口130中形成的硬掩模层图形180对应于第二掩模185。结果，在衬底100上形成包括第一和第二掩模120和185的掩模结构。
根据本发明的某些实施例，第二掩模图形123包括具有弯曲内表面的边角部分125，以便可以在邻近于边角部分125的硬掩模层上不产生残留物的条件下，形成第二掩模185。
如果为制造半导体器件应用形成掩模结构的方法，那么在用于形成微小图形的工序中不可能发生由残留物引起的故障。因此，涉及形成掩模结构的方法的本发明的例子实施例可以用于制造半导体器件。
形成微小图形的方法
图4A至4C是衬底100的剖面图，说明根据本发明的某些实施例形成微小图形的方法。在图4A至4C中，用于形成掩模结构的工序可以与根据图1A至1E所示的工序基本上相同或类似。因此，图4A中的相同参考数字基本上指图1A至1E中的相同元件。
参考图4A，在衬底100上形成层间绝缘层110。层间绝缘层110相对于第一掩模120、第二掩模185和牺牲层140可以分别具有刻蚀选择性。因此，在由层间绝缘层110形成绝缘层间图形的工序中，第一和第二掩模120和185可以用作刻蚀掩模。此外，在除去牺牲层140之后，层间绝缘层110可以被部分地露出。在除去牺牲层140的同时，该露出的层间绝缘层110可以用作刻蚀停止层。
根据本发明的某些实施例，第一和第二掩模120和185使用多晶硅来形成。牺牲层140使用金属氧化物如氧化钨、氧化钛、氧化钽等来形成。层间绝缘层110使用氧化硅来形成。
当使用氧化硅形成层间绝缘层110时，层间绝缘层110可以通过，例如，热氧化工序、原子团氧化工序、CVD 工序等形成。例如，层间绝缘层110可以通过CVD工序形成。
参考图4B，进行用于形成根据图1A至1E所示的掩模结构的工序，以在层间绝缘层110上形成第一掩模120和第二掩模185。亦即，在层间绝缘层110上形成包括第一和第二掩模120和185的掩模结构。所示的掩模结构被称为双掩模图形。
根据本发明的某些实施例，通过根据图1A至1E所示的工序，在层间绝缘层110上形成掩模结构。因此，当形成第一和第二掩模120和185时，不可能产生残留物。
参考图4C，从衬底100部分地除去层间绝缘层110，以在衬底100上形成绝缘层间图形112。例如，可以使用掩模结构作为刻蚀掩模，部分地刻蚀层间绝缘层110。
根据本发明的某些实施例，使用掩模结构作为刻蚀掩模，部分地刻蚀该层间绝缘层110，该掩模结构能够防止产生残留物。因此，可以形成没有缺陷的绝缘层间图形112。
尽管在图4C中未示出，在形成绝缘层间图形112之后，可以进一步执行使用绝缘层间图形112作为掩模层图形，形成微小图形的工序。
根据本发明的某些实施例，可以容易地形成包括第一掩模和第二掩模的掩模结构，而不产生残留物。此外，当没有残留物的掩模结构被应用于制造半导体器件时，可以容易地实现微小图形。
结果，本发明的某些实施例可以用于制造具有更精细结构的半导体器件，由此提高其制造的可靠性。
上文是本发明的说明以及不允许被认为是其限制。尽管已经描述本发明的一些例子实施例，但是所属领域的技术人员将容易理解，在本质上不脱离本发明的新颖性教导和优点的条件下，在例子实施例中许多改进是可能的。由此，所有这种改进被确定为包括在如权利要求限定的本发明的范围内。因此，应当理解上文是本发明的说明以及不允许被认为是局限于所公开的特定实施例，而且对公开的实施例以及其他实施例的改进被确定为包括在附加权利要求的范围内。本发明由以下权利要求限定，在其中包括权利要求的等效权利。
Claims (12)
1.一种制造掩模结构的方法，包括：
在衬底上形成第一掩模，该第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分在其间具有开口，该边角部分的内侧壁是弯曲的；
在第一掩模上形成牺牲层；
在牺牲层上形成硬掩模层；
部分地除去该硬掩模层，直到邻近于边角部分的牺牲层被露出；以及
除去牺牲层，以由开口中剩下的硬掩模层形成第二掩模。
2.根据权利要求1的方法，其中第一掩模具有与第二掩模基本上相同的刻蚀速率，以及其中牺牲层相对于第一掩模具有刻蚀选择性。
3.根据权利要求1的方法，其中该第一掩模使用与第二掩模基本上相同的材料来形成，以及其中牺牲层使用不同于第一掩模的材料来形成。
4.根据权利要求3的方法，其中使用多晶硅形成该第一和第二掩模，以及其中使用金属氧化物形成该牺牲层。
5.根据权利要求1的方法，其中通过原子层淀积工序形成该牺牲层。
6.根据权利要求1的方法，其中通过各向同性刻蚀工序部分地除去该硬掩模层。
7.一种在衬底上形成微小图形的方法，包括；
在衬底上形成层间绝缘层；
在层间绝缘层上形成第一掩模，该第一掩模包括具有多个掩模图形部分的第一掩模图形和具有边角部分的第二掩模图形，该多个掩模图形部分在其间具有开口，以及该边角部分具有弯曲的内侧壁；
在第一掩模上形成牺牲层；
在牺牲层上形成硬掩模层；
部分地除去该硬掩模层，直到邻近于边角部分的牺牲层的侧壁被露出；
除去牺牲层，以由开口中剩下的硬掩模层形成第二掩模；以及
使用该第一和第二掩模作为刻蚀掩模，部分地刻蚀该层间绝缘层，以在衬底上形成绝缘层间图形。
8.根据权利要求7的方法，其中第一掩模具有与第二掩模基本上相同的刻蚀速率，以及其中牺牲层相对于第一掩模具有刻蚀选择性。
9.根据权利要求7的方法，其中该第一掩模使用与第二掩模基本上相同的材料形成，以及其中牺牲层使用不同于第一掩模的材料形成。
10.根据权利要求9的方法，其中使用多晶硅形成该第一和第二掩模，以及其中使用金属氧化物形成该牺牲层。
11.根据权利要求7的方法，其中通过原子层淀积工序形成该牺牲层。
12.根据权利要求1的方法，其中通过各向同性刻蚀工序部分地除去该硬掩模层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060082119A KR100763538B1 (ko) | 2006-08-29 | 2006-08-29 | 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법 |
| KR10-2006-0082119 | 2006-08-29 | ||
| KR1020060082119 | 2006-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101135840A true CN101135840A (zh) | 2008-03-05 |
| CN101135840B CN101135840B (zh) | 2011-05-18 |
Family
ID=39152165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200610142919XA Active CN101135840B (zh) | 2006-08-29 | 2006-10-31 | 形成掩模结构的方法和使用其形成微小图形的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7452825B2 (zh) |
| JP (1) | JP5105824B2 (zh) |
| KR (1) | KR100763538B1 (zh) |
| CN (1) | CN101135840B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101872119A (zh) * | 2010-06-08 | 2010-10-27 | 电子科技大学 | 一种具有缓和坡度的牺牲层结构的制备方法 |
| CN102341888A (zh) * | 2009-03-03 | 2012-02-01 | 美光科技公司 | 形成图案的方法 |
| CN102880291A (zh) * | 2012-09-06 | 2013-01-16 | 中国科学院计算技术研究所 | 一种基于微型按钮开关的盲文输入装置及方法 |
| CN109216167A (zh) * | 2017-07-04 | 2019-01-15 | 联华电子股份有限公司 | 图案化方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7611944B2 (en) | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
| KR100648859B1 (ko) * | 2005-06-07 | 2006-11-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| US7393789B2 (en) | 2005-09-01 | 2008-07-01 | Micron Technology, Inc. | Protective coating for planarization |
| US7572572B2 (en) | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| KR100735535B1 (ko) * | 2006-07-10 | 2007-07-04 | 삼성전자주식회사 | 마스크 제작 방법 |
| US7611980B2 (en) | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US8563229B2 (en) | 2007-07-31 | 2013-10-22 | Micron Technology, Inc. | Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures |
| US7790531B2 (en) | 2007-12-18 | 2010-09-07 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
| US8492282B2 (en) * | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
| FR2954584B1 (fr) * | 2009-12-22 | 2013-07-19 | Commissariat Energie Atomique | Substrat hybride a isolation amelioree et procede de realisation simplifie d'un substrat hybride |
| JP5382257B1 (ja) * | 2013-01-10 | 2014-01-08 | 大日本印刷株式会社 | 金属板、金属板の製造方法、および金属板を用いて蒸着マスクを製造する方法 |
| CN104425225A (zh) * | 2013-09-04 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 三重图形的形成方法 |
| US9455178B2 (en) * | 2014-03-14 | 2016-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
| US9754910B2 (en) * | 2014-06-05 | 2017-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of packaging semiconductor devices and packaged semiconductor devices |
| KR102403736B1 (ko) | 2015-11-02 | 2022-05-30 | 삼성전자주식회사 | 반도체 소자 및 그 반도체 소자의 제조 방법 |
| CN108666207B (zh) | 2017-03-29 | 2020-12-15 | 联华电子股份有限公司 | 制作半导体元件的方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5978542A (ja) * | 1982-10-27 | 1984-05-07 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| WO1996002070A2 (en) * | 1994-07-12 | 1996-01-25 | National Semiconductor Corporation | Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit |
| KR100248356B1 (ko) | 1997-06-30 | 2000-05-01 | 김영환 | 반도체 소자의 미세패턴 제조방법 |
| US5959325A (en) * | 1997-08-21 | 1999-09-28 | International Business Machines Corporation | Method for forming cornered images on a substrate and photomask formed thereby |
| US5939335A (en) | 1998-01-06 | 1999-08-17 | International Business Machines Corporation | Method for reducing stress in the metallization of an integrated circuit |
| TW442972B (en) * | 1999-10-01 | 2001-06-23 | Anpec Electronics Corp | Fabricating method of trench-type gate power metal oxide semiconductor field effect transistor |
| JP2001135565A (ja) * | 1999-11-08 | 2001-05-18 | Sony Corp | 半導体装置の製造方法 |
| US6584609B1 (en) | 2000-02-28 | 2003-06-24 | Numerical Technologies, Inc. | Method and apparatus for mixed-mode optical proximity correction |
| US6667237B1 (en) * | 2000-10-12 | 2003-12-23 | Vram Technologies, Llc | Method and apparatus for patterning fine dimensions |
| US6884733B1 (en) * | 2002-08-08 | 2005-04-26 | Advanced Micro Devices, Inc. | Use of amorphous carbon hard mask for gate patterning to eliminate requirement of poly re-oxidation |
| JP2004093705A (ja) | 2002-08-29 | 2004-03-25 | Fujitsu Ltd | マスクパターンの補正方法 |
| JP2004296930A (ja) * | 2003-03-27 | 2004-10-21 | Nec Electronics Corp | パターン形成方法 |
| JP2004004904A (ja) | 2003-06-23 | 2004-01-08 | Matsushita Electric Ind Co Ltd | 半導体装置用図形パターンの補正方法および半導体装置の製造方法 |
| US7355681B2 (en) * | 2004-04-09 | 2008-04-08 | Asml Masktools B.V. | Optical proximity correction using chamfers and rounding at corners |
| KR100614651B1 (ko) * | 2004-10-11 | 2006-08-22 | 삼성전자주식회사 | 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법 |
| KR100640640B1 (ko) | 2005-04-19 | 2006-10-31 | 삼성전자주식회사 | 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법 |
| US7230287B2 (en) * | 2005-08-10 | 2007-06-12 | International Business Machines Corporation | Chevron CMOS trigate structure |
| KR100861212B1 (ko) * | 2006-02-24 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체소자의 미세패턴 형성방법 |
| JP4772618B2 (ja) * | 2006-07-31 | 2011-09-14 | 東京応化工業株式会社 | パターン形成方法、金属酸化物膜形成用材料およびその使用方法 |
-
2006
- 2006-08-29 KR KR1020060082119A patent/KR100763538B1/ko active IP Right Grant
- 2006-10-25 JP JP2006289669A patent/JP5105824B2/ja active Active
- 2006-10-30 US US11/589,372 patent/US7452825B2/en active Active
- 2006-10-31 CN CN200610142919XA patent/CN101135840B/zh active Active
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102341888A (zh) * | 2009-03-03 | 2012-02-01 | 美光科技公司 | 形成图案的方法 |
| US8703396B2 (en) | 2009-03-03 | 2014-04-22 | Micron Technology, Inc. | Methods of forming patterns |
| US9034570B2 (en) | 2009-03-03 | 2015-05-19 | Micron Technology, Inc. | Methods of forming patterns |
| CN101872119A (zh) * | 2010-06-08 | 2010-10-27 | 电子科技大学 | 一种具有缓和坡度的牺牲层结构的制备方法 |
| CN102880291A (zh) * | 2012-09-06 | 2013-01-16 | 中国科学院计算技术研究所 | 一种基于微型按钮开关的盲文输入装置及方法 |
| CN109216167A (zh) * | 2017-07-04 | 2019-01-15 | 联华电子股份有限公司 | 图案化方法 |
| CN109216167B (zh) * | 2017-07-04 | 2020-08-11 | 联华电子股份有限公司 | 图案化方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5105824B2 (ja) | 2012-12-26 |
| JP2008060517A (ja) | 2008-03-13 |
| US7452825B2 (en) | 2008-11-18 |
| CN101135840B (zh) | 2011-05-18 |
| US20080057610A1 (en) | 2008-03-06 |
| KR100763538B1 (ko) | 2007-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101135840B (zh) | 形成掩模结构的方法和使用其形成微小图形的方法 | |
| KR101208781B1 (ko) | 벌크 기판 상에 제조되는 분리된 트라이-게이트 트랜지스터 | |
| US6905941B2 (en) | Structure and method to fabricate ultra-thin Si channel devices | |
| US9853124B2 (en) | Method for fabricating a nanowire semiconductor transistor having an auto-aligned gate and spacers | |
| US7531449B2 (en) | Method of forming fine patterns using double patterning process | |
| US7629220B2 (en) | Method for forming a semiconductor device and structure thereof | |
| US9543298B1 (en) | Single diffusion break structure and cuts later method of making | |
| US20180350906A1 (en) | Seamless Gap Fill | |
| KR20180069699A (ko) | 반도체 장치 및 그 제조방법 | |
| US8703606B2 (en) | Method for manufacturing semiconductor device having a wiring structure | |
| US20090309163A1 (en) | Method and structure for enhancing both nmosfet and pmosfet performance with a stressed film and discontinuity extending to underlying layer | |
| CN107689395A (zh) | 半导体器件和方法 | |
| JP2000216223A (ja) | 位置合わせマ―クを含む集積回路の作製方法 | |
| US8058128B2 (en) | Methods of fabricating recessed channel metal oxide semiconductor (MOS) transistors | |
| JP2010118410A (ja) | 半導体装置 | |
| US6998310B2 (en) | Processes for making a single election transistor with a vertical channel | |
| CN101452885B (zh) | 用于形成逻辑器件的多个自对准栅极叠层的方法和结构 | |
| US20100151649A1 (en) | Method of forming a minute pattern and method of manufacturing a transistor using the same | |
| US20080113515A1 (en) | Methods of Forming Semiconductor Devices | |
| CN106257642A (zh) | 在例如在soi衬底上尤其是fdsoi衬底上制造的集成电路的有源区上制造接触的方法以及对应的集成电路 | |
| CN105633158B (zh) | 半导体器件制造方法 | |
| US11967633B2 (en) | Method for fabricating a doped region of a microelectronic device | |
| US20220181207A1 (en) | Semiconductor device with spacers for self aligned vias | |
| CN108807267B (zh) | 半导体装置及其制造方法 | |
| US6246096B1 (en) | Totally self-aligned transistor with tungsten gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |