CN101107779A

CN101107779A - 具有利用反制程相依电流参考的转换率控制的输出缓冲器

Info

Publication number: CN101107779A
Application number: CNA2006800027402A
Authority: CN
Inventors: R·P·比斯特费尔德特; B·T·希南
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2005-01-20
Filing date: 2006-01-17
Publication date: 2008-01-16
Anticipated expiration: 2026-01-17
Also published as: TWI377790B; JP5043682B2; JP2008529358A; CN101107779B; GB2438104B; KR101196871B1; DE112006000251B4; WO2006078649A1; DE112006000251T5; GB2438104A; KR20070095954A; US7521975B2; TW200642270A; GB0713747D0; US20060190880A1

Abstract

一种输出驱动器电路，在存在有影响性能(performance)之制程、电压、或温度变化的情形下提供更恒定的转换率(slew rate)。尽管有PVT变化，利用终端开路(open ended)(无回授)解决方法以提供更恒定的转换率。产生第一性能相依电流和参考电流并产生第三电流，该第三电流与使用该参考电流和该性能相依电流的性能有相反关系。第三电流供应至形成该输出驱动器的一部分的第一晶体管电路的栅极，由此而控制转换率。

Description

具有利用反制程相依电流参考的转换率控制的输出缓冲器

技术领域

本发明系关于在集成电路中利用的输出缓冲器，详言之，系关于控制此等输出缓冲器的转换率(SLEW RATE)。

背景技术

譬如PCIX 2.0之高速数据总线对于转换率变化有要求。转换率之含意是输出讯号电压之改变率。例如于PCIX 2.0中，转换率要求为1.8V/ns＜转换率＜3.0V/ns。提供转换率控制之一种方法为建立输出缓冲器之复制电路，该复制电路正确地表示输出转换率。然后调整转换率控制电流直到复制转换率测量是在限制值内为止。适当地调整该复制电路需要外部时间基础和转换率测量技术。

于集成电路制造中，制程改变造成于集成电路中具有不同之特性能力，即使于相同之制造设备中所制造之相同的部分亦然。因此，由于制程变化和操作范围，集成电路的操作特性(behave)有很大之不同。结果集成电路根据性能而分组成“快速角落(fast corner)”和“慢速角落(slow corner)”。于快速角落组中，由于如制程、电压、或温度之诸因素之变化，集成电路执行起来较快速。制程变化能包括譬如临限电压(V_T)、栅极长度、输入电容、表面电阻(sheet resistance)、和栅极至汲极电容诸因素。操作于快速角落之集成电路一般具有导致较快速性能之制程特征，譬如较低V_T、较短栅极长度、较低输入电容等。同样情况，高供应电压V_DD能导致集成电路增加性能。对于在慢速角落之那些集成电路，由于诸如低V_DD和高V_T之因素，他们的操作较慢。由于制程、电压、和/或温度(PVT)变化，此处特别值得注意的是输出驱动器电路之改变性能。

由于制程、电压、和/或温度所造成的性能变化，使得很难保证转换率要求符合整个正常处理变化范围。也就是说，输出讯号将改变得太快或太慢以符合转换率要求。

发明内容

因此希望提供一种在存在有影响性能之制程、电压、和/或温度(PVT)变化的情形下提供更恒定的转换率的输出驱动器电路。尽管有PVT变化，利用终端开路(无回授)解决方法以提供更恒定的转换率。于一个实施例中，解决方法为提供一种减少集成电路的输出驱动器的转换率变化的方法。该方法包括产生第一性能相依电流；产生参考电流；利用该参考电流和该性能相依电流产生与性能有相反关系的第三电流；以及供应该第三电流至形成该输出驱动器的一部分的第一晶体管电路的栅极，由此控制于存在有PVT变化时的转换率。

于另一个实施例中，提供一种具有输出电路之集成电路，该输出电路包括第一晶体管，当将由该输出电路输出的数据是在第一值时，该第一晶体管耦接该集成电路的输出端至第一电源供应节点。该第一晶体管耦接以接收与该输出电路的性能有相反关系的栅极电流。如此，转换率维持更恒定，甚至涵盖由于PVT变化的性能变化。

附图说明

藉由参照所附图式，可较佳了解本发明，而其诸多目标、特征、和优点对熟悉此项技术者而言是很清楚的。

图1显示集成电路的输出级之下拉(pull down)部分；

图2为高阶(high level)方块图，显示提供与由于制程、电压、和温度所引起的性能变化成反比的栅极电流之实施例；

图3显示图2中所示参考电流产生电路之实施例；

图4显示图2中所示制程相依电流产生电路之实施例；

图5A为显示使用此处所构思的转换率控制的输出缓冲器电路之实施例之简化图；

图5B显示由图5A所示电路所形成之集成电路之另一表示图；

图6显示图2中供应使用于图5中的电流之减法电路之操作；

图7显示接点(pad)电压如何反应于在固定电流I_in下V_in之变化而改变，其中V_in为于输出晶体管的栅极之电压；

图8显示依照本发明之实施例的输出缓冲器电路之实施例；

图9显示另一个实施例，其中形成之参考电流反比于根据例如制程变化的性能；

图10显示电流之形成，该电流相较于图9中所示的电流有较大之反制程相依性；以及

图11显示本发明之另一个实施例使用如图9和图10中所示形成的电流之操作。

主要组件符号说明

101晶体管 102节点

103接点 107电流源

201参考电流产生电路 203制程相依电流产生电路

205减法电路 207输出驱动器级

301外部电阻器 303接点

305比较器 307、308电阻器

309可变电阻器 310电压

311、315晶体管 401、403、405PMOS晶体管

411、413、415NMOS晶体管

501、503电流参考 502接点

505、507晶体管 509栅极至汲极电容

510电流源 511放大器

512电容器 601参考电流

603制程相依电流 605栅极电流

801、815、850、860、862节点

803、805制程相依电流产生电路

807、809总和节点 807a、809a分支

811、812、814、817、818、851、853、855晶体管

869输出接点

具体实施方式

参照图1所示为集成电路的输出级之下拉部分。当晶体管101由于供应于节点102之DATA为0而导通时，晶体管101下拉接点(pad)103至低位准。用从电流源107来之理想恒定栅极电流，在制程、电压、和温度(PVT)方面于输出转换率有相当(超过2∶1)变化。若栅极电流与PVT有相反关系，也就是由于PVT变化当性能增加时栅极电流减少，则栅极电流将更接近匹配需用于涵盖制程、电压、和/或温度变化的更恒定或实质恒定的输出转换率的栅极电流。

参照图2高阶方块图，显示提供栅极电流之实施例，该栅极电流与由于制程、电压、和温度的性能变化有相反关系。也就是说，当性能增加时，电流减少，反之亦然。于图2所示之实施例中，参考电流形成于参考电流产生电路201中，而制程相依电流形成于制程相依电流产生电路203中。然后于减法电路205中，参考电流减去制程相依电流。所得到的电流供应为栅极电流用于输出驱动器级(output driverstage)207中之晶体管。

图3显示参考电流产生电路201之实施例。外部电阻器R_EXT 301耦接至集成电路的输出端于接点303。因为电阻器为外部的，可使用例如具有优于1％之精确度之高精确电阻器。表现于接点303之电压与来自由电阻器307和308所形成之分压器供应于比较器305之电压VREF310相比较。流经可变电阻器(R_TRIM)309的电流系透过晶体管311和315而镜射(mirrored)。参考电流I_OUT用作为参考电流产生电路201的输出。

于操作中，藉由改变电阻器309而改变于接点303之电压，直到比较器305侦侧到于接点303之电压与来自分压器供应至比较器之电压相匹配为止。当发生匹配时，于由V_IO与电阻器307和308与于R_EXT301之已知电阻所决定的于接点303之已知电压决定由内部镜射的电流以形成参考电流I_OUT。

于一个实施例中，如图3中所示，电阻器301 R_EXT＝114Ω，N＝37(此处N为晶体管大小之比例)，电阻器309 R_TRIM＝N×R_EXT，以及流经晶体管315之I_OUT为：

I_{OUT} = \frac{V_{IO}}{2} \times \frac{1}{R_{EXT}} \times \frac{1}{N} = \frac{V_{IO}}{4000}

应注意的是若电压V_IO有不可接受之大变化，则可使用更稳定的电压供应。由于于晶体管311、313、和315之N比例匹配不完美，则可能引入于输出电流I_OUT中之其它错误。于比较器305中之低差动放大器增益亦可能引入一些错误。

兹参照图4，显示制程相依电流产生电路203之实施例。于图4中实施例显示形成制程相依电流，该电流与使用PMOS晶体管401、403、和405以及使用NMOS晶体管411、413、和415的性能成比例。然后藉由减法电路205(参阅图2)使用与性能成比例的电流(图标为I_PUT)，以获得用来驱动于输出级207中之晶体管的栅极电流。可使用两个减法电路以供应电流至输出驱动电路之上拉(pull-up)和下拉(pull-down)部。从参考电流减去制程相依电流，而所得到的电流作用为电流参考，该电流参考驱动该输出晶体管该输出端耦接至在该输出级之高或低电压源之其中任一者。

对于这些操作于快速角落(fast corner)之集成电路，由图4中所示电路所供应之制程相依电流相较于操作于慢速角落(slow corner)有较低制程相依电流之那些集成电路，具有较高之制程相依电流。于此处并没有说明，该等操作于快速角落和操作于慢速角落之集成电路，可能有不可接受之不同转换率。

图5A为显示使用此处所构思的转换率控制的输出缓冲器电路之简化图。电流参考501和503分别供应电流至晶体管505和507的栅极，该晶体管505和507的栅极依照供应至该晶体管501和503的栅极之控制讯号，而上拉或下拉接点502。为了简明之目的，省略如图1中所示输出驱动器的其它额外细节部分。输出驱动器的下拉部分包括电流参考503，该电流参考503供应电流(以相关于图2中所描述的方法产生)至晶体管507的栅极。积分器(integrator)形成于输出级，该积分器包括晶体管507和相关于晶体管507的栅极至汲极电容(gateto drain capacitance)C_gd 509。输出缓冲器之上拉部分以相似的方式操作。

由图5A所示电路所形成之积分器亦可用图5B表示。该积分器包括电流源510，其供应于具有增益Av之放大器511，和电容器512。电流源510表示电流源501或503，而电容器512为相关于晶体管505或507的栅极至汲极电容器。图5中之积分器由下列方程式表示：

v = {&Integral;}_{a}^{b} Idt + C,

此处C为常数。对于大Av，于栅极之输入到达放大器的临限值之前的转换率为：

\frac{dv}{dt} = \frac{{nI}_{REF}}{C_{gd}},

其中nI_REF为由电流源510所供应的电流。期间输出转换率：

\frac{dv}{dt} = \frac{{nI}_{REF}}{C_{gd} (Av + 1)} .

图6显示图1中供应使用于图5中的电流之减法电路205之操作。参考电流I_REF601由参考电流产生电路201供应。该电流于整个制程及电压变化可为实质恒定的，或可以有一些变化，如此处之进一步说明。由参考电流减去例如由图4中所示电路所产生之制程相依电流I_PVT603，而所得到的电流I_SLEW作为栅极电流供应至例如晶体管507(参看图5)。应注意的是当性能增加时，栅极电流I_SLEW减少。

图7显示接点电压和V_in如何改变，假设固定I_in(参看图5中510)，其中V_in为于输出晶体管(例如，图5中之晶体管507)的栅极之电压，该输出晶体管将接点耦接至供应电压(亦即，电源或接地)，而Av表示输出电路之增益。应注意的是于输出转换之前和之后，I_SLEW更快地充电输入电容。

参看图8，显示依照本发明之实施例输出缓冲器电路之实施例。例如图3所示之产生之参考电流供应于节点801。制程相依电流产生电路803和805供应电流，该电流直接依于由于例如制程、电压、和温度变化的性能而变化。该制程相依电流产生电路803和805分别供应电流至总和节点807和809，其中亦供应提供于节点801之复制之参考电流。于总和节点807和809从参考电流减去制程相依电流，以产生图6中所示的栅极电流605(I_SLEW)。当供应于节点815之输入数据为0时，于分支807a形成电流，该分支807a具有透过节点862和晶体管812供应至晶体管811的栅极之I_REF-I_PVT值。晶体管812作用为通过闸(passgate)，当使用转换控制(skew control)时，该通过闸控制为导通(on)。于某些实施例中当输出缓冲器组构成当VIO为3.3V时操作而不须转换控制以提供保护，该通过闸可以关断(turned off)。于所示实施例于转换控制模式中，VIO为约1.5V。

当供应于节点815的数据具有1之值时，于分支809a形成电流，该电流具有透过节点860和通过晶体管818供应至上拉晶体管817的栅极之I_REF-I_PVT值，该通过晶体管818组构相似于通过晶体管812。晶体管814提供回授以完成预驱动摆动(pre-drive swing)。

虽然非为了解本发明所必须者，该控制输入CTL1、CTL2、CTL3、和CTL4能组构成允许结合其它未使用转换控制之电路(图中未显示)而操作于3.3V模式。于本发明之较佳实施例中，该情况允许将使用之相同的输出驱动器用于不同之操作模式，以限制输出电容。于3.3V操作中，并未使用转换控制，由于非为了解本发明所必须者，因此省略提供该能力之详细说明。于转换控制模式，VIO约1.5V，CTL1、CTL2、和CTL4约3.3V，而CTL3＝0。

应注意的是输入/输出逻辑时常位于不同之电源平面，使用例如V_IO，相对于VDD，也许需要适当的电路而用此技术领域已知之方式以介接(interface)于二个电源平面之间，例如于节点815接收资料处。

图8亦显示提供有额外之上拉与下拉电路以完成预驱动开关之实施例。可利用此等电路以帮助达成在分配时间(例如，位时间)内逻辑位准之改变。于所示实施例中，于输出接点869上之值回授至节点850，该值将使得晶体管851和853其中一者导通。如此，当输出接点之值到达其目标值时，将更快地完成预驱动。例如，若输出接点接近逻辑1位准，则该电压回授至节点850，而使得晶体管853开始导通。因为输入于节点815之资料值，故晶体管855已经导通。于是，节点869于分配时间内更完全下拉。上述方式帮助确保于分配时间内完成内部节点摆动，以避免符号间干扰(inter-symbol interference；ISI)。

兹参考图9，于另一个实施例中参考电流为根据例如制程变化而直接相关于性能的电流。参考电流

I_{REF} = \frac{V_{IO} - V_{gs}}{R},

其中V_gs为制程、电压、和温度及电阻器容差(resistor tolerance)之函数。参照图10，创造具有较大之制程相依性的电流I_PVT，

I_{PVT} = \frac{V_{IO} - 2 V_{gs}}{R} .

然后从I_REF减去I_PVT以产生栅极电流I_SLEW如图11中所示。应注意的是因为I_PVT具有较I_REF陡的曲线，故所得到的I_SLEW仍然与性能有相反关系。亦应注意的是，如图11中所示，当R改变时，电流I_PVT与I_REF亦改变。显示了根据R之对于I_REF和I_PVT之最小和最大曲线。显示对于I_REF之单一曲线，但是该曲线亦将根据I_REF和I_PVT何者被用来发展I_SLEW而改变。

由此，已说明了于输出缓冲器控制转换之不同实施例。于此所提出之本发明之说明系作为例示用，并不欲用来限制本发明之范围，本发明之范围系提出于下列申请专利范围中。根据本文中所提出之说明，此处所揭示之实施例可做其它的变化和修饰，而不会偏离如下所提出之申请专利范围之本发明之范围。

Claims

1.一种减少集成电路的输出驱动器的转换率变化的方法，包括下列步骤：

产生第一性能相依电流(805)；

产生参考电流(801)；

利用该参考电流和该性能相依电流产生与性能有相反关系的第三电流(860)；以及

供应该第三电流至形成该输出驱动器的一部分的第一晶体管电路(817)的栅极，由此控制该转换率。

2.如权利要求1所述的方法，其中由于制程和电压变化的至少其中之一而增进该性能。

3.如权利要求1或2所述的方法，还包括由该参考电流减去该性能相依电流，以产生该第三电流。

4.如权利要求1至3中任一权利要求所述的方法，还包括：

利用该参考电流和第二性能相依电流而产生第四电流(862)；以及

供应该第四电流至形成该输出驱动器的一部分的第二晶体管电路(811)的栅极。

5.一种集成电路，包括：

输出电路(207)，包括第一晶体管(817)，当将由该输出电路输出的数据是在第一值时，该第一晶体管耦接该集成电路的输出端至第一电源供应节点，该第一晶体管耦接以接收与该输出电路的性能有相反关系的第一栅极电流(860)。

6.如权利要求5所述的集成电路，其中性能变化是由于制程变化、电压变化、和温度变化的至少其中之一。

7.如权利要求5或6所述的集成电路，还包括第二晶体管(811)，该第二晶体管耦接以于其栅极接收第二栅极电流，该第二栅极电流与该输出电路的性能有相反关系，当该资料为第二值时，该第二晶体管耦接该输出端至第二电源供应节点。

8.如权利要求5至7中任一权利要求所述的集成电路，还包括：

第一电流源，供应与该性能有相反关系的第一电流；

第二电流源，供应参考电流；以及

其中由结合该第一电流和该参考电流而形成该栅极电流。

9.如权利要求8所述的集成电路，还包括电流镜(315)，产生对应于该参考电流的电流，该参考电流正比于由在该集成电路(303)的输出端的电压与外部电阻(301)所决定的电流值。

10.如权利要求5至9中任一权利要求所述的集成电路，其中该输出电路还包括一个或多个附加晶体管(851，853)，该附加晶体管耦接以于该输出电路的输出到达指定的输出值后，增加该第一栅极电流。