CN101105978B - 移位寄存器 - Google Patents

Abstract

一种移位寄存器，具有多级移位寄存器单元，其第n级移位寄存器单元包括第一、第二及第三电平控制单元及第一、第二控制单元，n为自然数。第一及第二电平控制单元分别提供第一时序讯号及第一电压至输出端。第一驱动单元与第一电平控制单元耦接于第一节点，其电压为第一控制讯号。第一驱动单元响应于输入讯号、第二及第三控制讯号来导通及关闭第一电平控制单元。第二驱动单元响应于第一控制讯号来导通及关闭第二电平控制单元。第三电平控制单元响应于第n+2级移位寄存器单元的第一控制讯号的前缘来提供第一电压至输出端。

Description

移位寄存器

技术领域

本发明涉及一种移位寄存器(Shift Register)，特别是涉及一种以第n+1级或第n+2级移位寄存器单元的特定电压讯号来控制第n级移位寄存器单元操作的移位寄存器。 

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视、计算机屏幕、笔记型计算机、行动电话或个人数字助理等。液晶显示器包括数据驱动器(Data Driver)、扫瞄驱动器(Scan Driver)及液晶显示面板，其中液晶显示面板中具有像素阵列，而扫瞄驱动器用以依序开启像素阵列中对应的像素列，以将数据驱动器输出的像素数据扫瞄至像素，进而显示出欲显示的影像。 

现今的技术多以移位寄存器(Shift Register)来实现出可依序开启像素阵列中对应的像素列的扫瞄驱动器。由于扫瞄驱动器对液晶显示器的显示画面质量影响很大，因此如何设计出使用寿命长及输出讯号失真轻微的移位寄存器，以提升扫瞄驱动器的效能与液晶显示器的显示画面质量是业界所致力的方向之一。 

发明内容

本发明有关于一种移位寄存器(Shift Register)，其中各级移位寄存器单元具有使用寿命长、输出讯号失真轻微的优点，而应用此移位寄存器的液晶显示器具有显示画面质量较佳的优点。 

根据本发明提出一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出输出讯号，其为第n+1级移位寄存器单元的输入讯号，n为自然数。第n级移位寄存器单元包括第一、第二及第三电平控制单元及第一、第二控制单元。第一电平控制单元用以提供第一时序讯号至输出端。第一驱动单元与第一电平控制单元的输入端耦接于第一节点，第一节点的电压为第一控制讯号。第一驱动单元用以响应于第n级移位寄存器单元的输入讯号的前缘(Front Edge)导通第一电平控制单元，并用以于第二控制讯号的电平高于第三控制讯号的电平时关闭第一电平控制单元。第二电平控制单元用以提供第一电压至输出端。第二驱动单元用以响应于第一控制讯号的前缘关闭第二电平控制单元，并响应于第一控制讯号的后缘(Rear Edge)来导通第二电平控制单元。第三电平控制单元用以响应于第n+2级移位寄存器单元的第一控制讯号的前缘来提供第一电压至输出端。

根据本发明提出另一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出输出讯号，其为第n+1级移位寄存器单元的输入讯号，n为自然数。第n级移位寄存器单元包括第一、第二及第三电平控制单元及第一、第二驱动单元。第一及第二电平控制单元分别用以提供第一时序讯号及第一电压至输出端。第一驱动单元与第一电平控制单元的输入端耦接于第一节点，其电压为一第一控制讯号。第一驱动单元用以响应于第n级移位寄存器单元的输入讯号的前缘导通第一电平控制单元，并用以于第二控制讯号的电平高于第三控制讯号的电平时关闭第一电平控制单元。第二驱动单元用以响应于第一控制讯号的前缘关闭第二电平控制单元，并响应于第一控制讯号的后缘来导通第二电平控制单元。第三电平控制单元用以响应于第n+1级移位寄存器单元的第一控制讯号来提供第一时序讯号的低电压电平至输出端。 

根据本发明提出再一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出输出讯号，其为第n+1级移位寄存器单元的输入讯号，n为自然数。第n级移位寄存器单元包括第一、第二电平控制单元及第一、第二驱动单元。第一及第二电平控制单元分别用以提供第一时序讯号及第一电压至输出端。第一驱动单元与第一电平控制单元的输入端耦接于第一节点，其电压为第一控制讯号。第一驱动单元用以响应于第n级移位寄存器单元的输入讯号的前缘导通第一电平控制单元，并用以响应于第n+2级移位寄存器单元的第一控制讯号的前缘来关闭第一电平控制单元。第二驱动单元用以响应于第一控制讯号的前缘关闭第二电平控制单元，并响应于第一控制讯号的后缘来导通第二电平控制单元。 

根据本发明提出再一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出的输出讯号，其为第n+1级移位寄 存器单元的输入讯号，n为自然数。第n级移位寄存器单元包括第一、第二电平控制单元及第一、第二驱动单元。第一及第二电平控制单元分别用以提供第一时序讯号及第一电压至输出端。第一驱动单元与第一电平控制单元的输入端耦接于第一节点，其电压为第一控制讯号。第一驱动单元用以响应于第n级移位寄存器单元的输入讯号的前缘导通第一电平控制单元，并用以响应于第n+1级移位寄存器单元的第一控制讯号的前缘来关闭第一电平控制单元。第二驱动单元用以响应于第一控制讯号的前缘关闭第二电平控制单元，并响应于第一控制讯号的后缘来导通二电平控制单元。 

为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下： 

附图说明

图1示出了依照本发明第一实施例的第一实施结构的移位寄存器的方块图。 

图2示出了图1的移位寄存器单元S(n)的第一电路实施方式的详细电路图。 

图3示出了图2中移位寄存器单元S(n)的相关讯号时序图。 

图4示出了图1的移位寄存器单元S(n)的第二电路实施方式的详细电路图。 

图5示出了图1的移位寄存器单元S(n)的第三电路实施方式的详细电路图。 

图6示出了图1的移位寄存器单元S(n)的第四电路实施方式的详细电路图。 

图7示出了图1的移位寄存器单元S(n)的第五电路实施方式的详细电路图。 

图8示出了图1的移位寄存器单元S(n)的第六电路实施方式的详细电路图。 

图9示出了图1的移位寄存器单元S(n)的第七电路实施方式的详细电路图。 

图10示出了图1的移位寄存器单元S(n)的第八电路实施方式的详细电路图。 

图11示出了图10的移位寄存器单元的输出讯号Vo(n)的模拟时序图。 

图12示出了依照本发明第一实施例的第二实施结构的移位寄存器的方块图。 

图13示出了图12的移位寄存器单元U(n)的第一电路实施方式的详细电路图。 

图14示出了图12的移位寄存器单元U(n)的第二电路实施方式的详细电路图。 

图15示出了图12的移位寄存器单元U(n)的第三电路实施方式的详细电路图。 

图16示出了图12的移位寄存器单元U(n)的第四电路实施方式的详细电路图。 

图17示出了图12的移位寄存器单元U(n)的第五电路实施方式的详细电路图。 

图18示出了图12的移位寄存器单元U(n)的第六电路实施方式的详细电路图。 

图19示出了图1的移位寄存器单元S(n)的第九电路实施方式的详细电路图。 

图20示出了图1的移位寄存器单元S(n)的第十电路实施方式的详细电路图。 

图21示出了图12的移位寄存器单元U(n)的第七电路实施方式的详细电路图。 

图22示出了图12的移位寄存器单元U(n)的第八电路实施方式的详细电路图。 

图23示出了图12的移位寄存器单元U(n)的第九电路实施方式的详细电路图。 

图24示出了图12的移位寄存器单元U(n)的第十电路实施方式的详细电路图。 

图25示出了图12的移位寄存器单元U(n)的第十一电路实施方式的详细电路图。 

图26示出了图12的移位寄存器单元U(n)的第十二电路实施方式的详细电路图。 

图27示出了依照本发明第二实施例的第三实施结构的移位寄存器的方 块图。 

图28示出了图27的移位寄存器单元W(n)的第一电路实施方式的详细电路图。 

图29示出了图27的移位寄存器单元W(n)的第二电路实施方式的详细电路图。 

图30示出了图27的移位寄存器单元W(n)的第三电路实施方式的详细电路图。 

图31示出了依照本发明第三实施例的第一实施结构的移位寄存器的方块图。 

图32示出了图31的移位寄存器单元X(n)的第一电路实施方式的详细电路图。 

图33示出了图31的移位寄存器单元X(n)的第二电路实施方式的详细电路图。 

图34示出了图31的移位寄存器单元X(n)的第三电路实施方式的详细电路图。 

图35示出了图31的移位寄存器单元X(n)的第四电路实施方式的详细电路图。 

图36示出了图31的移位寄存器单元X(n)的第五电路实施方式的详细电路图。 

图37示出了图31的移位寄存器单元X(n)的第六电路实施方式的详细电路图。 

图38示出了图31的移位寄存器单元X(n)的第七电路实施方式的详细电路图。 

图39示出了图31的移位寄存器单元X(n)的第八电路实施方式的详细电路图。 

图40示出了依照本发明第三实施例的第二实施结构的移位寄存器的方块图。 

图41示出了图40的移位寄存器单元Y(n)的第一电路实施方式的详细电路图。 

图42示出了图40的移位寄存器单元Y(n)的第二电路实施方式的详细电路图。 

图43示出了图40的移位寄存器单元Y(n)的第三电路实施方式的详细电路图。 

图44示出了图40的移位寄存器单元Y(n)的第四电路实施方式的详细电路图。 

图45示出了图40的移位寄存器单元Y(n)的第五电路实施方式的详细电路图。 

图46示出了图40的移位寄存器单元Y(n)的第六电路实施方式的详细电路图。 

图47示出了图31的移位寄存器单元X(n)的第九电路实施方式的详细电路图。 

图48示出了图31的移位寄存器单元X(n)的第十电路实施方式的详细电路图。 

图49示出了图31的移位寄存器单元Y(n)的第七电路实施方式的详细电路图。 

图50示出了图31的移位寄存器单元Y(n)的第八电路实施方式的详细电路图。 

图51示出了图31的移位寄存器单元Y(n)的第九电路实施方式的详细电路图。 

图52示出了图31的移位寄存器单元Y(n)的第十电路实施方式的详细电路图。 

图53示出了图31的移位寄存器单元Y(n)的第十一电路实施方式的详细电路图。 

图54示出了图31的移位寄存器单元Y(n)的第十二电路实施方式的详细电路图。 

图55示出了图27的移位寄存器单元W(n)的第四电路实施方式的详细电路图。 

图56示出了图27的移位寄存器单元W(n)的第五电路实施方式的详细电路图。 

图57示出了图27的移位寄存器单元W(n)的第六电路实施方式的详细电路图。 

图58A与图58B分别示出了第一实施例的第一实施结构的移位寄存器使 用于三个时序讯号的方块图与时序讯号波形图。 

图59A与图59B分别示出了第一实施例的第一实施结构的移位寄存器使用于四个时序讯号的方块图与时序讯号波形图。 

附图符号说明 

100、200、300、400、500：移位寄存器 

S(1)-S(m)、U(1)-U(m)、W(1)-W(m)、X(1)-X(m)、Y(1)-Y(m)：移位寄存器单元 

IN：输入端 

OUT：输出端 

RT、RT1、RT2：控制端 

C：时序端 

CB：反向时序端 

P1、P2：节点 

STV：起始讯号 

Vo(1)-Vo(m)：输出讯号 

CLK、CLKB：时序讯号 

VDD、VSS：电压 

T1-T13、T6’、T9’：晶体管 

Vc1(1)-Vc1(m)、Vc2(1)-Vc2(m)：控制讯号 

202a、202b：驱动单元 

204a、204b、204c：电平控制单元 

302：偏压单元 

ΔV：差值电压 

Vth1：阈电压 

TP1、TP2、TP3：时序周期 

C1：电容 

Cgs：寄生电容 

10、11：曲线 

具体实施方式

第一实施例 

本实施例的移位寄存器具有m级相等且彼此串联连接的移位寄存器单元，各级移位寄存器单元输出的输出讯号为其下一级移位寄存器单元的输入讯号。移位寄存器例如应用于液晶显示器的扫瞄驱动器(Scan Driver)中，其用以依序地输出输出讯号来做为扫瞄驱动器的扫瞄讯号。扫瞄讯号输出至液晶显示器的液晶显示面板中，以依序地开启液晶显示面板中的m列像素，来将对应的数据写入各像素中。m为大于1的自然数。 

本实施例的第n级移位寄存器单元包括第一电平控制单元、第一驱动单元、第二电平控制单元、第二驱动单元及第三电平控制单元。第一电平控制单元用以提供第一时序讯号至输出端。第一驱动单元与第一电平控制单元的输入端耦接于一节点，其电压为第一控制讯号。第一驱动单元用以响应于输入讯号的前缘(Front Edge)导通第一电平控制单元，并用以于第二控制讯号的电平高于第三控制讯号的电平时关闭第一电平控制单元。 

第二电平控制单元用以提供第一电压至输出端。第二驱动单元用以响应于第一控制讯号的前缘关闭第二电平控制单元，并响应于第一控制讯号的后缘(Rear Edge)来导通第二电平控制单元。而第三电平控制单元用以响应于第n+2级移位寄存器单元的第一控制讯号的前缘来提供第一电压至输出端。n为自然数。接下来，列举多个实施结构来对第n级移位寄存器单元的操作详细说明。 

第一实施结构 

请参照图1，其示出了依照本发明第一实施例的第一实施结构的移位寄存器的方块图。移位寄存器100包括m个彼此串联连接的移位寄存器单元S(1)-S(m)，而其例如具有相等的结构。在本实施例中，移位寄存器单元S(1)-S(m)包括输入端IN、输出端OUT、控制端RT、节点P1、时序端C与时序端CB。移位寄存器单元S(1)-S(m)根据输入端IN、控制端RT、时序端C与时序端CB的讯号来使输出端OUT各自输出输出讯号Vo(1)-Vo(m)。 

移位寄存器单元S(1)的输入端IN接收起始讯号STV，而移位寄存器单元S(2)-S(m)的输入端IN依序接收前一级移位寄存器的输出端OUT所输出的输出讯号Vo(1)-Vo(m-1)。 

移位寄存器单元S(1)-S(m)中任两相邻的时序端C接收的时序讯号的致能时间相互错开，而时序端CB接收的时序讯号的致能时间亦相互错开，而 第n级移位寄存器单元S(n)的时序端CB与第n+1级移位寄存器单元S(n+1)的时序端C接收的时序讯号的致能时间亦相互错开。在本实施例中，以移位寄存器单元S(1)-S(m)中奇数级移位寄存器单元的时序端C与CB分别接收时序讯号CLK与CLKB，而其中偶数级移位寄存器单元的时序端C与CB分别接收时序讯号CLKB与CLK为例作说明。在本实施例中，时序讯号CLKB的致能时间与时序讯号CLK的致能时间例如为错开(在本实施例中时序讯号CLKB与时序讯号CLK为反相讯号)。 

移位寄存器单元S(1)-S(m-2)的控制端RT分别接收移位寄存器单元S(3)-S(m)的P1节点的电压讯号以做为控制讯号Vc1(3)-Vc1(m)。接下来，以移位寄存器单元S(1)-S(m)中第n级移位寄存器单元S(n)为例来列举本实施例的移位寄存器单元S(n)的多种电路实施方式作说明，n为自然数。 

请参照图2，其示出了图1的移位寄存器单元S(n)的第一电路实施方式的详细电路图。本实施的移位寄存器单元S(n)包括驱动单元202a、202b及电平控制单元204a、204b及204c。驱动单元202a包括晶体管T1、T3及T8，驱动单元202b包括晶体管T4及T5，电平控制单元204a、204b及204c分别包括晶体管T2、T7及T6。本实施结构以晶体管T1-T8均为N型薄膜晶体管(Thin Film Transistor，TFT)为例作说明。 

电平控制单元204c的晶体管T6的漏极(Drain)耦接至输出端OUT，栅极(Gate)接收第n+2级移位寄存器单元S(n+2)的控制讯号Vc1(n+2)，源极(Source)接收电压VSS。电压VSS的电平例如等于移位寄存器100的低电压电平。晶体管T6用以响应于控制讯号Vc1(n+2)的前缘导通，来提供电压电平VSS至输出端OUT，使输出讯号Vo(n)等于电压VSS。本实施例控制讯号Vc1(n+2)的前缘例如为上升缘(Rising Edge)。 

电平控制单元204a的晶体管T2的漏极接收时序讯号CLK，栅极与晶体管T1的源极和晶体管T3的漏极耦接于节点P1以接收控制讯号Vc1(n)，源极耦接至输出端OUT。晶体管T2用以于导通时提供时序讯号CLK的高电压电平至输出端OUT。 

驱动单元202a的晶体管T1的漏极接收电压VDD，栅极接收第n-1级移位寄存器单元S(n-1)的输出讯号Vo(n-1)，源极耦接至节点P1。其中电压VDD的电平例如为移位寄存器100的高电压电平。晶体管T1用以响应于输出讯号Vo(n-1)的前缘来导通晶体管T2，使输出讯号Vo(n)等于电压VSS。本 实施例输出讯号Vo(n-1)的前缘例如为上升缘。晶体管T3的漏极耦接至节点P1，栅极接收时序讯号CLKB，源极接收电压Vo(n-1)。晶体管T3用以响应于时序讯号CLKB的上升缘来关闭晶体管T2。晶体管T8的漏极耦接至节点P1，栅极耦接至节点P2，以接收控制讯号Vc2(n)，源极接收电压VSS。晶体管T8用以响应于控制讯号Vc2(n)的上升缘提供电压VSS至节点P1。 

电平控制单元204b的晶体管T7的漏极耦接至输出端OUT，栅极(Gate)与晶体管T4的源极和晶体管T5的漏极耦接于节点P2以接收控制讯号Vc2(n)，源极接收电压VSS。晶体管T7用以于导通时提供电压VSS至输出端OUT。 

驱动单元202b的晶体管T4的漏极与栅极相互耦接以接收电压VDD，源极耦接至节点P2。晶体管T4用以持续地导通晶体管T7，以使输出讯号Vo(n)等于电压VSS。晶体管T5的漏极耦接至节点P2，栅极接收控制讯号Vc1(n)，源极接收电压VSS。晶体管T5用以响应于控制讯号Vc1(n)的前缘来关闭晶体管T7。控制讯号Vc1(n)的前缘例如为上升缘。在本实施结构中，晶体管T5的长宽比(Width/Length)例如大于晶体管T4的长宽比。如此，当晶体管T5导通时，晶体管T5可使控制讯号Vc2(n)的电平实质上等于低电压VSS，以关闭晶体管T7。晶体管T4及T5例如为偏压单元302，用以响应于控制讯号Vc1(n)的前缘来拉低控制讯号Vc2(n)的电平以关闭晶体管T7，并响应于控制讯号Vc1(n)的后缘来提升控制讯号Vc2(n)的电平以导通晶体管T7。 

请参照图3，其示出了图2中移位寄存器单元S(n)的相关讯号时序图。于时间周期TP1中输出讯号Vo(n-1)等于电压VDD，时序讯号CLK及控制讯号Vc1(n+2)等于电压VSS。此时晶体管T6为关闭，晶体管T1导通并使晶体管T2导通，使输出讯号Vo(n)等于时序讯号CLK，亦即电压VSS。而晶体管T1还使控制讯号Vc1(n)等于高电压电平：Vc1(n)＝VDD-Vth1。其中Vth1为晶体管T1的阈电压。晶体管T3亦为导通，其阈电压例如等于晶体管T1的阈电压，晶体管T3和晶体管T1使控制讯号Vc1(n)上升至VDD-Vth1。而晶体管T5亦为导通，以控制讯号Vc2(n)接近电压VSS而关闭晶体管T7及T8。 

于时间周期TP2中输出讯号Vo(n-1)、时序讯号CLKB及控制讯号Vc1(n+2)等于电压VSS，时序讯号CLK等于电压VDD。此时晶体管T6、T1及T3关闭，使节点P1为浮接(Floating)。时序讯号CLK于时间周期TP2中由电压VSS提升等于电压VDD，此巨幅的电压变化将使电压讯号Vc1(n)因推升效应(Boot-Strapping)而进一步提升一个差值电压ΔV，使电压讯号Vc1(n)等于 Vc1(n)＝VDD-Vth1+ΔV。在本实施结构中，差值电压ΔV等于：  $\mathrm{\ΔV}=\frac{C_{\mathrm{gs}}}{C_{p1}+C_{\mathrm{gs}}}(\mathrm{VDD}-\mathrm{VSS}),$ 其中Cgs为晶体管T2的内部寄生电容，而Cp1为节点P1看到的等效电容。此时电压讯号Vc1(n)致能晶体管T2，使输出讯号Vo(n)快速充电至电压VDD。晶体管T5亦为导通，以使控制讯号Vc2(n)接近低电压VSS，以关闭晶体管T7。 

在时间周期TP3中，时序讯号CLKB及控制讯号Vc1(n+2)均为高电平，输出讯号Vo(n-1)等于电压VSS。此时晶体管T6为导通，以提供电压VSS至输出端OUT来使输出讯号Vo(n)等于电压VSS。晶体管T1为关闭而晶体管T3为导通，以使控制讯号Vc1(n)等于电压VSS，并关闭晶体管T2。晶体管T5为关闭，此时晶体管T4提升控制讯号Vc2(n)的电平等于电压VDD-Vth。晶体管T7及T8均为导通，以分别提供电压VSS至输出端OUT及节点P1，以使输出讯号Vo(n)及控制讯号Vc1(n)等于电压VSS。 

其中自时间周期TP3起到下一个时间周期TP1的前控制讯号Vc2(n)持续地等于电压VDD-Vth。晶体管T7持续地导通以持续地将使输出讯号Vo(n)等于电压VSS，以避免其受到其它寄生电容产生的噪声干扰，而造成液晶显示器的扫瞄动作发生错误导致显示画面错误。然而，长时间导通将使得晶体管T7的阈电压因应力效应(Stress Effect)而提升，进而无法提供电压VSS至输出端OUT的功能，使得移位寄存器100产生误动作(Malfunction)。因而本实施方式的移位寄存器单元S(n)设置晶体管T6，以弥补在晶体管T7因阈电压提升而逐渐操作异常时，电压讯号Vc1(n+2)可协助将输出讯号Vo(n)拉低至低电压VSS。如此既使晶体管T7操作异常，本实施方式的移位寄存器单元S(n)可使输出讯号Vo(n)的讯号电平较不易发生错误。 

本实施方式的第n级移位寄存器单元经由其本身的电路设计来产生控制讯号，并经由此控制讯号来对其本身的电路及第n+2级移位寄存器单元的操作进行控制。如此，本实施方式的第n级移位寄存器单元不使用其输出讯号来对其本身或其它级移位寄存器单元的电路操作进行控制。如此，本实施例架构的第n级移位寄存器单元及应用其扫瞄驱动器具有输出讯号延迟时间较轻微的优点，而且应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

另外，本实施方式的第n级移位寄存器单元设置两个用以拉低输出讯号 电平的电平控制单元。当其中的一个电平控制单元因长时间导通而受到因应力效应的影响而逐渐操作异常时，本实施方式的第n级移位寄存器单元可经由另一电平控制单元来协助拉低输出讯号，使其等于最低电压电平。如此，本实施方式的第n级移位寄存器单元可使输出讯号的电平较不易因其中的电平控制单元操作异常而错误，而具有使用寿命较长的优点。 

请参照图4，其示出了图1的移位寄存器单元S(n)的第二电路实施方式的详细电路图。本实施方式的第n级移位寄存器单元S(n)与图2的第n级移位寄存器单元S(n)不同之处在于驱动单元202a中晶体管T3改为晶体管T9的接线方式。 

晶体管T9的漏极耦接至节点P1，栅极接收控制讯号Vc1(n+2)，源极接收电压VSS。晶体管T9用以响应于控制讯号Vc1(n+2)的上升缘，来提供电压VSS至节点P1，使控制讯号Vc1(n)等于电压VSS。 

在时序周期TP1及TP2中，控制讯号Vc1(n+2)等于电压VSS，此时晶体管T9均为关闭。在时序周期TP3中，控制讯号Vc1(n+2)等于电压VDD-Vth，以导通晶体管T9，以提供电压VSS至节点P1，使电压讯号Vc1(n)等于电压VSS，以关闭晶体管T2。 

本实施方式的第n级移位寄存器单元S(n)以晶体管T9来取代晶体管T3，然而，其与晶体管T3具有实质上相近的功效，用以于时序周期TP3中使控制讯号Vc1(n)等于电压VSS。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图5，其示出了图1的移位寄存器单元S(n)的第三电路实施方式的详细电路图。本实施方式的第n级移位寄存器单元S(n)与图4的第n级移位寄存器单元S(n)不同之处在于驱动单元202b中还包括晶体管T3。晶体管T3及T9具有实质上相近的功能，用以于时序周期TP3中使控制讯号Vc1(n)等于电压讯号VSS。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图6，其示出了图1的移位寄存器单元S(n)的第四电路实施方式的详细电路图。本实施方式的第n级移位寄存器单元S(n)与图5的第n级移位寄存器单元S(n)不同之处在于电平控制单元204c中还包括晶体管T10。 

晶体管T10的漏极耦接至输出端OUT，栅极接收时序讯号CLKB，源极接收电压VSS。晶体管T10用以响应于时序讯号CLKB来提供电压VSS至输出端OUT，使输出讯号Vo(n)等于电压VSS。在时序周期TP1及TP3中，时序讯号CLKB等于电压VDD，此时晶体管T10为导通以响应于时序讯号CLKB的上升缘使输出讯号Vo(n)等于电压VSS，而在时序周期TP2中，时序讯号CLKB等于电压VSS，此时晶体管T10为关闭。 

本实施方式的第n级移位寄存器单元S(n)在电平控制单元204c中设置晶体管T10，以于时序周期TP1及TP3中使输出讯号Vo(n)等于电压VSS，以避免电路噪声影响输出讯号Vo(n)的讯号电平。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图7，其示出了图1的移位寄存器单元S(n)的第五电路实施方式的详细电路图。本实施方式的第n级移位寄存器单元与图2的第n级移位寄存器单元不同之处在于驱动单元202b中还包括晶体管T11。 

晶体管T11的漏极接收电压VDD，栅极接收时序讯号CLKB，源极耦接至节点P2。晶体管T11用以响应于时序讯号CLKB来提供电压VDD至节点P2，使控制讯号Vc2(n)等于电压VDD。其中晶体管T11的长宽比小于晶体管T5，如此当晶体管T5及T11均为导通时，控制讯号Vc2(n)被晶体管T5拉低至电压VSS。 

在时序周期TP1及TP3中，时序讯号CLKB等于电压VDD，此时晶体管T11为导通，用以使控制讯号Vc2(n)等于电压VDD-Vth。然而晶体管T5在时序周期TP1为致能，使得控制讯号Vc2(n)被拉低致电压VSS。而在时序周期TP2中，时序讯号CLKB等于电压VSS，而晶体管T11为关闭。 

本实施方式的第n级移位寄存器单元S(n)于电平控制单元204b中设置晶体管T11，而其与晶体管T4具有实质上相近的功能，用以在时序周期TP3中提升电压讯号Vc2(n)的电平，使其等于电压VDD-Vth。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图8-图10，其分别示出了图2的移位寄存器单元S(n)的第六到 第八电路实施方式的详细电路图。其中，第六到第八实施方式的第n级移位寄存器单元S(n)分别为基于图4-图6的第n级移位寄存器单元S(n)所衍生的实施方式，而第六到第八实施方式与图4-图6的移位寄存器单元S(n)不同之处在于驱动单元202b中还包括晶体管T11。如此，第六、第七及第八实施方式的移位寄存器单元S(n)的操作可根据第五实施方式中的叙述而类推得到。 

请参照图11，其示出了图10的移位寄存器单元的输出讯号Vo(n)的模拟时序图。在本实施结构中以各晶体管T1-T11的杂散电阻为4.5kΩ(千欧母)，而电容C1为15pf(Pico Farad)来对输出讯号Vo(n)进行模拟。曲线10为图11A的移位寄存器单元S(n)的输出讯号Vo(n)的讯号波形图，而曲线11为以下一级移位寄存器单元的输出讯号Vo(n+1)来对晶体管T9及T6进行控制时的输出讯号Vo’(n)的讯号波形仿真图。而由曲线10及11可知本实施例的移位寄存器单元的输出讯号Vo(n)具有延迟时间较轻微，其讯号电平上升及下降时间较短的优点。 

第二实施结构 

请参照图12，其示出了依照本发明第一实施例的第二实施结构的移位寄存器的方块图。移位寄存器200与本实施例的第一实施结构的移位寄存器100不同之处在于各级移位寄存器单元U(1)-U(m-2)包括两个控制端RT1及RT2，其分别接收移位寄存器单元U(3)-U(m)的节点P1上的控制讯号Vc1(3)-Vc1(m)及移位寄存器单元U(2)-U(m-1)的输出讯号Vo(2)-Vo(m-1)。接下来，以移位寄存器单元U(1)-U(m)中的第n级移位寄存器单元U(n)的结构为例来列举本实施例的移位寄存器单元U(n)的多种实施电路进行进一步说明，n为自然数。 

请参照图13，其示出了图12的移位寄存器单元U(n)的第一电路实施方式的详细电路图。本实施方式的移位寄存器单元U(n)与图2的移位寄存器单元S(n)不同之处在于驱动单元202b中包括晶体管T12，并以晶体管T12取代图2的移位寄存器单元S(n)中的晶体管T3。 

晶体管T12的漏极耦接至节点P1，栅极接收第n+1级移位寄存器单元U(n+1)的输出讯号Vo(n+1)，源极接收电压VSS。晶体管T12用以响应于输出讯号Vo(n+1)的前缘来提供电压VSS至节点P1，使控制讯号Vc1(n)等于电压VSS。在时序周期TP1及TP2中，输出讯号Vo(n+1)等于电压VSS，此时晶 体管T12均为关闭。在时序周期TP3中，控制讯号Vo(n+1)等于电压VDD，如此晶体管T12为导通，以提供电压VSS至节点P1，使电压讯号Vc1(n)等于电压VSS，以关闭晶体管T2。 

本实施方式的第n级移位寄存器单元U(n)以晶体管T12来取代图2中移位寄存器单元S(n)的晶体管T3，然而，其与晶体管T3具有实质上相近的功效，用以在时序周期TP3中使控制讯号Vc1(n)等于电压VSS。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图14，其示出了图12的移位寄存器单元U(n)的第二电路实施方式的详细电路图。本实施方式的移位寄存器单元U(n)与图13的移位寄存器单元S(n)不同之处在于驱动单元202b中还包括晶体管T3。然而，由于晶体管T3的功能与晶体管T12具有实质上相近的功效，用以在时序周期TP3中使控制讯号Vc1(n)等于电压VSS。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图15，其示出了图12的移位寄存器单元U(n)的第三电路实施方式的详细电路图。本实施方式的移位寄存器单元U(n)与图14的移位寄存器单元U(n)不同之处在于电平控制单元204c中还包括晶体管T10。如此，本实施方式的第n级移位寄存器单元U(n)可在时序周期TP1及TP3中使输出讯号Vo(n)等于电压VSS，以避免其寄生电容产生的噪声影响输出讯号Vo(n)的讯号电平。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图16-图18，其分别示出了图12的移位寄存器单元U(n)的第四到第六电路实施方式的详细电路图。其中，第四到第六实施方式的第n级移位寄存器单元U(n)分别为基于图13-图15的第n级移位寄存器单元U(n)所衍生的实施方式。第四到第六实施方式与图13-图15的移位寄存器单元U(n)不同之处在于驱动单元202b中还包括晶体管T11，其和晶体管T4具有实质上相近的功能，用以在时序周期TP3中提升电压讯号Vc2(n)的电平，使其为电压VDD-Vth。如此，本实施方式的第n级移位寄存器单元亦具有输出负载 较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

第二实施例 

本实施例的移位寄存器与第一实施例的移位寄存器不同之处在于其中第n级移位寄存器单元的驱动单元用以响应于第n+2级移位寄存器单元的第一控制讯号的前缘来关闭第一电平控制单元。n为自然数。接下来，列举实施结构来对第n级移位寄存器单元的操作详细说明。 

第一实施结构 

本实施结构的移位寄存器与图1中示出了的第一实施例中第一实施结构的移位寄存器在实质上相等，请参照相关叙述。 

请参照图19，其示出了图1的移位寄存器单元S(n)的第九电路实施方式的详细电路图。本实施方式的移位寄存器单元S(n)与图8的移位寄存器单元不同之处在于其不具有电平控制单元204c，而仅经由电平控制单元204b来使输出讯号Vo(n)等于电压VSS，以避免电路噪声影响输出讯号Vo(n)的讯号电平。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图20，其示出了图1的移位寄存器单元S(n)的第十电路实施方式的详细电路图。本实施方式的移位寄存器单元S(n)与图19的移位寄存器单元不同之处在于其驱动单元202a还包括晶体管T3，其用以响应于时序讯号CLKB来提供输出讯号Vo(n-1)至节点P1。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

第二实施结构 

本实施结构的移位寄存器与图12中示出了的第一实施例中第二实施结构的移位寄存器在实质上相等，请参照相关叙述。 

请参照图21，其示出了图12的移位寄存器单元U(n)的第七电路实施方式的详细电路图。本实施方式的移位寄存器单元U(n)与图20的移位寄存器单元不同之处在于其不具有晶体管T11，而还包括电平控制单元204c，其中包括晶体管T13。 

晶体管T13的漏极耦接至输出端OUT，栅极接收第n+1级移位寄存器单 元U(n+1)的输出讯号Vo(n+1)，源极接收电压VSS。晶体管T13用以响应于输出讯号Vo(n+1)的前缘来提供电压VSS至输出端OUT，使输出讯号Vo(n)等于电压VSS。 

在时序周期TP1中，输出讯号Vo(n+1)等于电压VSS，此时输出讯号Vo(n)等于电压VSS。在时序周期TP2中，输出讯号Vo(n+1)等于电压VSS，此时晶体管T13为关闭以使输出讯号Vo(n)等于电压VDD。而在时序周期TP 3中，输出讯号Vo(n+1)等于电压VDD，此时晶体管T13为导通，以使输出讯号Vo(n)等于电压VSS。 

本实施方式的第n级移位寄存器单元U(n)在电平控制单元204c中设置晶体管T13，以在时序周期TP3中使输出讯号Vo(n)等于电压VSS，以避免电路噪声影响输出讯号Vo(n)的讯号电平。由于本实施方式的地n级移位寄存器单元根据第n+1级移位寄存器单元的输出讯号来控制一个晶体管的操作，如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图22，其示出了图12的移位寄存器单元U(n)的第八电路实施方式的详细电路图。本实施方式的移位寄存器单元U(n)与图21的移位寄存器单元不同的处在于驱动单元202a中还包括晶体管T3，用以响应于时序讯号CLKB来提供输出讯号Vo(n-1)至节点P1。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图23，其示出了图12的移位寄存器单元U(n)的第九电路实施方式的详细电路图。本实施方式的移位寄存器单元U(n)与图22的移位寄存器单元不同之处在于电平控制单元204c中还包括晶体管T10，其用以在时序周期TP1及TP3中使输出讯号Vo(n)等于电压VSS，以避免电路噪声影响输出讯号Vo(n)的讯号电平。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图24-图26，其分别示出了图12的移位寄存器单元U(n)的第十到第十二电路实施方式的详细电路图。其中，第十到第十二实施方式的第n级移位寄存器单元U(n)分别为基于图21-图23的第n级移位寄存器单元U(n) 所衍生的实施方式。第十到第十二实施方式的移位寄存器单元U(n)与图21-图23的移位寄存器单元不同之处在于驱动单元202b中还包括晶体管T11，以在时序周期TP3中与晶体管T4一起提升电压讯号Vc2(n)的电平，使其实质上等于电压VDD。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

第三实施结构 

请参照图27，其示出了依照本发明第二实施例的第三实施结构的移位寄存器的方块图。移位寄存器300与第一实施例的第二实施结构的移位寄存器200不同之处在于各级移位寄存器单元W(1)-W(m-2)的控制端RT1及RT2分别接收移位寄存器单元W(2)-W(m-1)的节点P1上的控制讯号Vc1(2)-Vc1(m-1)及移位寄存器单元W(3)-W(m)的节点P1上的控制讯号Vc1(3)-Vc1(m)。接下来，以移位寄存器单元W(1)-W(m)中的第n级移位寄存器单元W(n)的结构为例来列举本实施例的移位寄存器单元W(n)的多种实施电路进行进一步说明，n为自然数。 

请参照图28，其示出了图27的移位寄存器单元W(n)的第一电路实施方式的详细电路图。本实施方式的移位寄存器单元W(n)与图8的移位寄存器单元S(n)不同之处在于电平控制单元204c中具有晶体管T6’，并以其取代晶体管T6。 

晶体管T6’的漏极耦接至节点P1，栅极接收第(n+1)级移位寄存器单元W(n+1)的控制讯号Vc1(n+1)，源极接收时序讯号CLK。晶体管T6’用以在控制讯号Vc1(n+1)的电平高于时序讯号CLK的电平时提供时序讯号CLK至输出端OUT。 

在时序周期TP1及TP2中，控制讯号Vc1(n+1)分别等于电压VSS及电压VDD-Vth，而时序讯号CLK分别等于电压VSS及电压VDD。如此，在时序周期TP1及TP2中晶体管T6’均为关闭。在时序周期TP3中，控制讯号Vc1(n+1)相较于其在时序周期TP2中的电平更进一步提升一差值电压ΔV，而时序讯号CLK等于电压VSS。如此，在时序周期TP3中晶体管T6’为导通，以提供时序讯号CLK的低电压电平至输出端OUT，使输出讯号Vo(n)等于电压VSS。 

本实施方式的第n级移位寄存器单元W(n)以晶体管T6’来取代晶体管T6，以在时序周期TP3中使输出讯号Vo(n)等于电压VSS，来避免电路噪声 影响输出讯号Vo(n)的讯号电平。而晶体管T6’还可于晶体管T7因长时间导通而因应力效应的影响而操作异常时来拉低输出讯号，使其等于最低电压电平。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图29，其示出了图27的移位寄存器单元W(n)的第二电路实施方式的详细电路图。本实施方式的移位寄存器单元W(n)与图28的移位寄存器单元W(n)不同之处在于驱动单元202a中还包括晶体管T 3，其用以响应于时序讯号CLKB来提供输出讯号Vo(n-1)至节点P1。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图30，其示出了图27的移位寄存器单元W(n)的第三电路实施方式的详细电路图。本实施方式的移位寄存器单元W(n)与图29的移位寄存器单元W(n)不同之处在于电平控制单元204c中还包括晶体管T10，其用以在时序周期TP1及TP3中使输出讯号Vo(n)等于电压VSS，以避免电路噪声影响输出讯号Vo(n)的讯号电平。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

第三实施例 

本实施例的移位寄存器与第一实施例的移位寄存器不同之处在于其中第n级移位寄存器单元的第三电平控制单元用以响应于第n+1级移位寄存器单元的第一控制讯号的前缘来提供第一时序讯号的低电压电平至输出端。n为自然数。接下来，列举实施结构来对第n级移位寄存器单元的操作详细说明。 

第一实施架构 

请参照图31，其示出了依照本发明第三实施例的第一实施结构的移位寄存器的方块图。移位寄存器400与第一实施例的第一实施结构的移位寄存器100不同之处在于各级移位寄存器单元X(1)-X(m-2)的控制端RT接收移位寄存器单元X(2)-X(m-1)的节点P1上的控制讯号Vc1(2)-Vc1(m-1)。接下来，以移位寄存器单元X(1)-X(m)中的第n级移位寄存器单元X(n)的结构为例来 列举本实施例的移位寄存器单元X(n)的多种实施电路进行进一步说明，n为自然数。 

请参照图32，其示出了图31的移位寄存器单元X(n)的第一电路实施方式的详细电路图。本实施方式的移位寄存器单元X(n)与图2的移位寄存器单元S(n)不同之处在于电平控制单元204c中具有晶体管T6’，并以其取代晶体管T6，以在时序周期TP3中使输出讯号Vo(n)等于电压VSS，来避免电路噪声影响输出讯号Vo(n)的讯号电平；而晶体管T6’还可于晶体管T7因长时间导通因应力效应的影响而操作异常时来拉低输出讯号，使其等于最低电压电平。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图33，其示出了图31的移位寄存器单元X(n)的第二电路实施方式的详细电路图。本实施方式的移位寄存器单元X(n)与图32的移位寄存器单元S(n)不同之处在于驱动单元202a中具有晶体管T9’，并以其取代晶体管T3。 

晶体管T9’的漏极耦接至节点P1，栅极接收第n+1级移位寄存器单元X(n+1)的控制讯号Vc1(n+1)，源极接收时序讯号CLK。晶体管T9’用以于控制讯号Vc1(n+1)的电平高于时序讯号CLK的电平时提供时序讯号CLK至节点P1，使控制讯号Vc1(n)等于时序讯号CLK。 

在时序周期TP1及TP2中，控制讯号Vc1(n+1)分别等于电压VSS及电压(VDD-Vth)，而时序讯号CLK分别等于电压VSS及电压VDD。如此，在时序周期TP1及TP2中晶体管T9’均为关闭。在时序周期TP3中，控制讯号Vc1(n+1)相较于其在时序周期TP2中的电平更进一步提升一差值电压ΔV，而时序讯号CLK等于电压VSS。如此，在时序周期TP3中晶体管T9’为导通，以提供时序讯号CLK的低电压电平至节点P1，使控制讯号Vc1(n)等于电压VSS。 

本实施方式的第n级移位寄存器单元X(n)以晶体管T9’来取代晶体管T3。然而，T9’与晶体管T3具有实质上相近的功效，用以在时序周期TP3中使控制讯号Vc1(n)等于电压VSS。如此，本实施方式的第n级移位寄存器单元亦具有输出负载较低及使用寿命较长的优点，而应用本实施方式的第n级移位寄存器单元的液晶显示器更具有显示画面的质量较佳的优点。 

请参照图34-图39，其分别示出了图31的移位寄存器单元X(n)的第三 到第八电路实施方式的详细电路图。在第三到第八实施方式中的移位寄存器单元X(n)分别为图5-图10中的移位寄存器单元S(n)的衍生实施方式，其中不同之处在于第三到第八实施方式的移位寄存器单元X(n)将移位寄存器单元S(n)中的晶体管T6及T9分别以晶体管T6’及T9’取代。如此，第三到第八实施方式中的移位寄存器单元的操作及功效可根据第一及第二实施方式中的叙述类推得到。 

第二实施架构 

请参照图40，其示出了依照本发明第三实施例的第二实施结构的移位寄存器的方块图。移位寄存器500与第一实施例的第二实施结构的移位寄存器200不同之处在于各级移位寄存器单元Y(1)-Y(m-2)的控制端RT1接收移位寄存器单元Y(2)-Y(m-1)的节点P1上的控制讯号Vc1(2)-Vc1(m-1)，而各级移位寄存器单元Y(1)-Y(m-1)的控制端RT2接收下一级移位寄存器单元Y(2)-Y(m)的输出讯号Vo(2)-Vo(m)。接下来，以移位寄存器单元Y(1)-Y(m)中的第n级移位寄存器单元Y(n)的结构为例来列举本实施例的移位寄存器单元Y(n)的多种实施电路进行进一步说明，n为自然数。 

请参照图41-图46，其分别示出了图40的移位寄存器单元Y(n)的第一至第六电路实施方式的详细电路图。在第一到第六实施方式中的移位寄存器单元Y(n)分别为图13-图18中的移位寄存器单元S(n)的衍生实施方式，其中不同之处在于第一到第六实施方式的移位寄存器单元Y(n)将图13-图18中的移位寄存器单元S(n)中的晶体管T6以晶体管T6’取代。如此，第一到第六实施方式中的移位寄存器单元的操作及功效可根据第一实施架构的移位寄存器的第一及第二实施方式中的叙述类推得到。 

第四实施例 

本实施例的移位寄存器与第二实施例的移位寄存器不同之处在于其中第n级移位寄存器单元的第一驱动单元用以于第n+1级移位寄存器单元的第一控制讯号的电平高于第一时序讯号的电平时来关闭第一电平控制单元。n为自然数。接下来，列举实施结构来对第n级移位寄存器单元的操作详细说明。 

第一实施架构 

本实施结构的移位寄存器与图31中示出了的第三实施例中第一实施结构的移位寄存器为实质上相等，请参照相关叙述。 

请参照图47及图48，其示出了图31的移位寄存器单元X(n)的第九及第十电路实施方式的详细电路图。在第九及第十实施方式中的移位寄存器单元X(n)分别为图19及图20中的移位寄存器单元S(n)的衍生实施方式，其中不同之处在于第九及第十实施方式的移位寄存器单元X(n)将移位寄存器单元S(n)中的晶体管T9以晶体管T9’取代。如此，第九及第十实施方式中的移位寄存器单元的操作及功效可根据第三实施例的第一实施架构的移位寄存器的第二实施方式中的叙述类推得到。 

第二实施架构 

本实施结构的移位寄存器与图40中示出了的第三实施例中第二实施结构的移位寄存器在实质上相等，请参照相关叙述。 

请参照图49-图54，其示出了图40的移位寄存器单元Y(n)的第七到第十二电路实施方式的详细电路图。在第七到第十二实施方式中的移位寄存器单元Y(n)分别为图21-26中的移位寄存器单元U(n)的衍生实施方式，其中不同之处在于第七到第十二实施方式的移位寄存器单元Y(n)将移位寄存器单元U(n)中的晶体管T9以晶体管T9’取代。如此，第七到第十二实施方式中的移位寄存器单元的操作及功效可根据第三实施例的第一实施架构的移位寄存器的第二实施方式中的叙述类推得到。 

第三实施架构 

本实施结构的移位寄存器与图27中示出了的第二实施例中第三实施结构的移位寄存器在实质上相等，请参照相关叙述。 

请参照图55-图57，其示出了图27的移位寄存器单元W(n)的第四至第六电路实施方式的详细电路图。在第四到第六实施方式中的移位寄存器单元分别为图28-30中的移位寄存器单元的衍生实施方式，其中不同之处在于第四到第六实施方式的移位寄存器单元将图28-图30的移位寄存器中的晶体管T9及T6’分别以晶体管T9’及T6取代。如此，第四到第六实施方式中的移位寄存器单元的操作及功效可根据第三实施例的第一实施架构的移位寄存器的第二实施方式中的叙述类推得到。 

在上述实施例中，均仅以移位寄存器100、200、300、400及500均响应于两个致能时间相互错开的时序讯号CLK及CLKB来进行操作为例作说明，然，移位寄存器100-500亦可使用三个或三个以上的时序讯号来对其中各级移位寄存器单元S(n)、U(n)、W(n)、X(n)及Y(n)进行控制，如图58A、图 58B、图59A与图59B所示，图58A与图58B分别示出了第一实施例的第一实施结构的移位寄存器应用于三个时序讯号的方块图与时序讯号波形图，图59A与图59B分别示出了第一实施例的第一实施结构的移位寄存器应用于四个时序讯号的方块图与时序讯号波形图。 

由上可知，只要移位寄存器100-500中任两相邻的移位寄存器单元的时序端C接收的时序讯号的致能时间为错开，且第n级移位寄存器单元的时序端CB与第n+1级移位寄存器单元的时序端C接收的时序讯号的致能时间亦为错开，而可执行与上述实施例实质上相近的操作者皆不脱离本发明的技术范围。n为小于或等于m的自然数。 

本发明上述实施例所披露的移位寄存器包括多级移位寄存器单元，而各级移位寄存器单元具有一电路节点。本发明的移位寄存器中的第n级移位寄存器单元以第n+1级或第n+2级移位寄存器单元其中之一的电路节点上的电压讯号输入本级移位寄存器来控制其操作。如此，本发明上述实施例所披露的移位寄存器具有输出负载较低及输出讯号不容易失真的优点。而使得应用本发明上述实施例所披露的移位寄存器的液晶显示器更具有显示画面的质量较佳。 

本发明上述部分实施例所披露的移位寄存器还设置两个电平控制单元来一起将输出讯号的讯号电平拉低至非致能电压。如此，当其中一个电平控制单元中的晶体管的阈电压因应力效应影响而提升，导致其操作异常时，本发明上述部分实施例所披露的移位寄存器可以另外一个电平控制单元来将输出讯号拉低至接地电压，使移位寄存器不产生误动作。如此，本发明上述部分实施例所披露的移位寄存器还具有可延长移位寄存器单元的使用寿命的优点。 

综上所述，虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明。本领域技术人员，在不脱离本发明的精神和范围的前提下，可作若干的更动与润饰。因此，本发明的保护范围应以本申请的权利要求为准。 

Claims (66)

1.一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出一输出讯号(Vo(n))，该输出讯号为第n+1级移位寄存器单元的一输入讯号，n为自然数，该第n级移位寄存器单元包括：

一第一电平控制单元(204a)，用以提供一第一时序讯号至一输出端；

一第一驱动单元(202a)，与该第一电平控制单元(204a)的输入端耦接于一第一节点(P1)，该第一节点(P1)的电压为一第一控制讯号(Vc1(n))，该第一驱动单元(202a)用以响应于该第n级移位寄存器单元的输入讯号(Vo(n-1))的前缘导通该第一电平控制单元(204a)，并用以于一第二控制讯号的电平高于一第三控制讯号的电平时关闭该第一电平控制单元(204a)；

一第二电平控制单元(204b)，用以提供一第一电压(VSS)至该输出端；

一第二驱动单元(202b)，用以响应于该第一控制讯号(Vc1(n))的前缘关闭该第二电平控制单元(204b)，并响应于该第一控制讯号(Vc1(n))的后缘来导通该第二电平控制单元(204b)；以及

一第三电平控制单元(204c)，用以响应于第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))的前缘来提供该第一电压(VSS)至该输出端。

2.如权利要求1所述的移位寄存器，其中该第三电平控制单元(204c)包括：一第一晶体管(T6)，栅极接收第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)，该第一晶体管(T6)回应于第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))的前缘来提供该第一电压(VSS)至该输出端。

3.如权利要求2所述的移位寄存器，其中该第三电平控制单元(204c)还包括一第二晶体管(T10)，栅极接收一第二时序讯号，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)，该第二晶体管(T10)响应于该第二时序讯号的上升缘来提供该第一电压(VSS)至该输出端；

其中，该第二时序讯号的致能时间与该第一时序讯号的致能时间为错开。

4.如权利要求1所述的移位寄存器，其中该第一驱动单元(202a)包括一第三晶体管，栅极接收该第二控制讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第三控制讯号。

5.如权利要求4所述的移位寄存器，其中该第二及该第三控制讯号分别为第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))及该第一电压(VSS)。

6.如权利要求5所述的移位寄存器，其中该第一驱动单元(202a)还包括一第四晶体管(T3)，栅极接收该第二时序讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))。

7.如权利要求4所述的移位寄存器，其中该第二及该第三控制讯号分别为第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))及该第一时序讯号。

8.如权利要求7所述的移位寄存器，其中该第一驱动单元(202a)还包括一第四晶体管(T3)，栅极接收该第二时序讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))。

9.如权利要求4所述的移位寄存器，其中该第二及该第三控制讯号分别为该第二时序讯号及该第n级移位寄存器单元的输入讯号(Vo(n-1))。

10.如权利要求9所述的移位寄存器，其中该第一驱动单元(202a)还包括一第五晶体管(T12)，栅极接收第n+1级移位寄存器单元的输出讯号(Vo(n+1))，第一源极/漏极端耦接至该第一节点(P1)，第二源极/漏极接收该第一电压(VSS)。

11.如权利要求4所述的移位寄存器，其中该第二及该第三控制讯号分别为第n+1级移位寄存器单元的输出讯号(Vo(n+1))及该第一电压(VSS)。

12.如权利要求1所述的移位寄存器，其中该第一驱动单元(202a)还包括一第六晶体管(T1)，栅极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))，第一源极/漏极接收一第二电压(VDD)，第二源极/漏极耦接至该第一节点(P1)。

13.如权利要求1所述的移位寄存器，其中该第二驱动单元(202b)包括一偏压单元(302)，与该第二电平控制单元(204b)的输入端耦接于一第二节点(P2)，该第二节点(P2)的电压为一第四控制讯号(Vc2(n))，该偏压单元(302)用以响应于该第一控制讯号(Vc1(n))的前缘来控制该第四控制讯号(Vc2(n))的电平以关闭该第二电平控制单元(204b)，并响应于该第一控制讯号(Vc1(n))的后缘来控制该第四控制讯号(Vc2(n))的电平以开启该第二电平控制单元(204b)。

14.如权利要求13所述的移位寄存器，其中该第二驱动单元(202b)还包括：

一第七晶体管(T11)，栅极接收该第二时序讯号，第一源极/漏极接收该第二电压(VDD)，第二源极/漏极接收该第四控制讯号(Vc2(n))。

15.如权利要求1所述的移位寄存器，其中该第一电平控制单元(204a)包括一第八晶体管(T2)，栅极接收该第一控制讯号(Vc1(n))，第一源极/漏极接收该第一时序讯号，该第二源极/漏极耦接至该输出端。

16.如权利要求1所述的移位寄存器，其中该第二电平控制单元(204b)包括一第九晶体管(T7)，栅极接收该第四控制讯号(Vc2(n))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)。

17.如权利要求1所述的移位寄存器，其中所述多级移位寄存器单元中的一第一级移位寄存器单元接收一起始讯号，并以该起始讯号做为该第一级移位寄存器单元的输入讯号。

18.如权利要求1所述的移位寄存器，其中所述多级移位寄存器单元中任两相邻的移位寄存器单元所接收的一第一时序讯号的致能时间为错开；

其中，第n级移位寄存器单元接收的第二时序讯号的致能时间与第n+1级移位寄存器单元接收的第一时序讯号的致能时间亦为错开。

19.如权利要求1所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及该第一时序讯号，其中该第三时序讯号的致能时间与该第一时序讯号及第n级移位寄存器单元接收的第二时序讯号的致能时间为错开。

20.如权利要求1所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及一第四时序讯号，其中该第一时序讯号、第n级移位寄存器单元接收的第二时序讯号、该第三及该第四时序讯号的致能时间均为错开。

21.一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出一输出讯号(Vo(n))，该输出讯号为第n+1级移位寄存器单元的一输入讯号，n为自然数，该第n级移位寄存器单元包括：

一第一电平控制单元(204a)，用以提供一第一时序讯号至一输出端；

一第一驱动单元(202a)，与该第一电平控制单元(204a)的输入端耦接于一第一节点(P1)，该第一节点(P1)的电压为一第一控制讯号(Vc1(n))，该第一驱动单元(202a)用以响应于该第n级移位寄存器单元的输入讯号(Vo(n-1))的前缘导通该第一电平控制单元(204a)，并用以于一第二控制讯号的电平高于一第三控制讯号的电平时关闭该第一电平控制单元(204a)；

一第二电平控制单元(204b)，用以提供一第一电压(VSS)至该输出端；

一第二驱动单元(202b)，用以响应于该第一控制讯号(Vc1(n))的前缘关闭该第二电平控制单元(204b)，并响应于该第一控制讯号(Vc1(n))的后缘来导通该第二电平控制单元(204b)；以及

一第三电平控制单元(204c)，用以响应于第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))来提供该第一时序讯号的低电压电平至该输出端。

22.如权利要求21所述的移位寄存器，其中该第三电平控制单元(204c)包括：

一第一晶体管(T6’)，栅极接收第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一时序讯号，该第一晶体管(T6’)用以于第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))的电平高于该第一时序讯号的电平时提供该第一时序讯号的低电压电平至该输出端。

23.如权利要求22所述的移位寄存器，其中该第三电平控制单元(204c)还包括一第二晶体管(T10)，栅极接收一第二时序讯号，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)，该第二晶体管(T10)响应于该第二时序讯号的上升缘来提供该第一电压(VSS)至该输出端；

其中，该第二时序讯号的致能时间与该第一时序讯号的致能时间为错开。

24.如权利要求21所述的移位寄存器，其中该第一驱动单元(202a)包括一第三晶体管，栅极接收该第二控制讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第三控制讯号。

25.如权利要求24所述的移位寄存器，其中该第二及该第三控制讯号分别为第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))及该第一时序讯号。

26.如权利要求25所述的移位寄存器，其中该第一驱动单元(202a)还包括一第四晶体管(T3)，栅极接收一第二时序讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))。

27.如权利要求24所述的移位寄存器，其中该第二及该第三控制讯号分别为第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))及该第一电压(VSS)。

28.如权利要求27所述的移位寄存器，其中该第一驱动单元(202a)还包括一第四晶体管(T3)，栅极接收该第二时序讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))。

29.如权利要求24所述的移位寄存器，其中该第二及该第三控制讯号分别为该第二时序讯号及该第n级移位寄存器单元的输入讯号(Vo(n-1))。

30.如权利要求29所述的移位寄存器，其中该第一驱动单元(202a)还包括一第五晶体管(T12)，栅极接收第n+1级移位寄存器单元的输出讯号(Vo(n+1))，第一源极/漏极端耦接至该第一节点(P1)，第二源极/漏极接收该第一电压(VSS)。

31.如权利要求24所述的移位寄存器，其中该第二及该第三控制讯号分别为第n+1级移位寄存器单元的输出讯号(Vo(n+1))及该第一电压(VSS)。

32.如权利要求21所述的移位寄存器，其中该第一驱动单元(202a)还包括一第六晶体管(T1)，栅极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))，第一源极/漏极接收一第二电压(VDD)，第二源极/漏极耦接至该第一节点(P1)。

33.如权利要求21所述的移位寄存器，其中该第二驱动单元(202b)包括一偏压单元(302)，与该第二电平控制单元(204b)的输入端耦接于一第二节点(P2)，该第二节点(P2)的电压为一第四控制讯号(Vc2(n))，该偏压单元(302)用以响应于该第一控制讯号(Vc1(n))的前缘来控制该第四控制讯号(Vc2(n))的电平以关闭该第二电平控制单元(204b)，并响应于该第一控制讯号(Vc1(n))的后缘来控制该第四控制讯号(Vc2(n))的电平以开启该第二电平控制单元(204b)。

34.如权利要求33所述的移位寄存器，其中该第二驱动单元(202b)还包括：

一第七晶体管(T11)，栅极接收该第二时序讯号，第一源极/漏极接收该第二电压(VDD)，第二源极/漏极接收该第四控制讯号(Vc 2(n))。

35.如权利要求21所述的移位寄存器，其中该第一电平控制单元(204a)包括一第八晶体管(T2)，栅极接收该第一控制讯号(Vc1(n))，第一源极/漏极接收该第一时序讯号，该第二源极/漏极耦接至该输出端。

36.如权利要求21所述的移位寄存器，其中该第二电平控制单元(204b)包括一第九晶体管(T7)，栅极接收该第四控制讯号(Vc2(n))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)。

37.如权利要求21所述的移位寄存器，其中所述多级移位寄存器单元中的一第一级移位寄存器单元接收一起始讯号，并以该起始讯号做为该第一级移位寄存器单元的输入讯号。

38.如权利要求21所述的移位寄存器，其中所述多级移位寄存器单元中任两相邻的移位寄存器单元所接收的该第一时序讯号的致能时间为错开；

其中，第n级移位寄存器单元接收的一第二时序讯号的致能时间与第n+1级移位寄存器单元接收的第一时序讯号的致能时间亦为错开。

39.如权利要求21所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及该第一时序讯号，其中该第三时序讯号的致能时间与该第一时序讯号及第n级移位寄存器单元接收的第二时序讯号的致能时间为错开。

40.如权利要求21所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及一第四时序讯号，其中该第一时序讯号、第n级移位寄存器单元接收的第二时序讯号、该第三及该第四时序讯号的致能时间均为错开。

41.一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出一输出讯号(Vo(n))，该输出讯号为第n+1级移位寄存器单元的一输入讯号，n为自然数，该第n级移位寄存器单元包括：

一第一电平控制单元(204a)，用以提供一第一时序讯号至一输出端；

一第一驱动单元(202a)，与该第一电平控制单元(204a)的输入端耦接于一第一节点(P1)，该第一节点(P1)的电压为该第n级移位寄存器的第一控制讯号(Vc1(n))，该第一驱动单元(202a)用以响应于该第n级移位寄存器单元的输入讯号(Vo(n-1))的前缘导通该第一电平控制单元(204a)，并用以响应于第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))的前缘来关闭该第一电平控制单元(204a)；

一第二电平控制单元(204b)，用以提供一第一电压(VSS)至该输出端；以及

一第二驱动单元(202b)，用以响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的前缘关闭该第二电平控制单元(204b)，并响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的后缘来导通该第二电平控制单元(204b)。

42.如权利要求41所述的移位寄存器，其中该第一驱动单元(202a)包括一第一晶体管(T9)，栅极接收第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第一电压(VSS)，该第一晶体管(T9)用以回应于第n+2级移位寄存器单元的第一控制讯号(Vc1(n+2))的前缘来提供该第一电压(VSS)至该第一节点(P1)。

43.如权利要求42所述的移位寄存器，其中该第一驱动单元(202a)还包括一第二晶体管(T3)，栅极接收一第二时序讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))，该第二晶体管(T3)用以响应于该第二时序讯号的上升缘来提供该第n级移位寄存器单元的输入讯号(Vo(n-1))的低电压电平至该第一节点(P1)；

其中，该第二时序讯号的致能时间与该第一时序讯号的致能时间为错开。

44.如权利要求41所述的移位寄存器，其中还包括一第三电平控制单元(204c)，用以响应于第n+1级移位寄存器单元的输出讯号(Vo(n+1))的前缘来提供该第一电压(VSS)至该输出端，该第三电平控制单元(204c)包括：

一第三晶体管(T13)，栅极接收第n+1级移位寄存器单元的输出讯号(Vo(n+1))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)。

45.如权利要求44所述的移位寄存器，其中该第三电平控制单元(204c)还包括：

一第四晶体管(T10)，栅极接收一第二时序讯号，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)，该第四晶体管(T10)响应于该第二时序讯号的上升缘来提供该第一电压(VSS)至该输出端。

46.如权利要求41所述的移位寄存器，其中该第二驱动单元(202b)包括一偏压单元(302)，与该第二电平控制单元(204b)的输入端耦接于一第二节点(P2)，该第二节点(P2)的电压为一第四控制讯号(Vc2(n))，该偏压单元(302)用以响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的前缘来控制该第四控制讯号(Vc2(n))的电平以关闭该第二电平控制单元(204b)，并响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的后缘来控制该第四控制讯号(Vc2(n))的电平以开启该第二电平控制单元(204b)。

47.如权利要求46所述的移位寄存器，其中该第二驱动单元(202b)还包括：

一第六晶体管(T11)，栅极接收该第二时序讯号，第一源极/漏极接收该第二电压(VDD)，第二源极/漏极接收该第四控制讯号(Vc2(n))。

48.如权利要求41所述的移位寄存器，其中该第一电平控制单元(204a)包括一第七晶体管(T2)，栅极接收该第n级移位寄存器的第一控制讯号(Vc1(n))，第一源极/漏极接收该第一时序讯号，该第二源极/漏极耦接至该输出端。

49.如权利要求41所述的移位寄存器，其中该第二电平控制单元(204b)包括一第八晶体管(T7)，栅极接收该第四控制讯号(Vc2(n))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)。

50.如权利要求41所述的移位寄存器，其中所述多级移位寄存器单元中的一第一级移位寄存器单元接收一起始讯号，并以该起始讯号做为该第一级移位寄存器单元的输入讯号。

51.如权利要求41所述的移位寄存器，其中所述多级移位寄存器单元中任两相邻的移位寄存器单元所接收的该第一时序讯号的致能时间为错开；

其中，第n级移位寄存器单元接收的第二时序讯号的致能时间与第n+1级移位寄存器单元接收的第一时序讯号的致能时间亦为错开。

52.如权利要求41所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及该第一时序讯号，其中该第三时序讯号的致能时间与该第一时序讯号及第n级移位寄存器单元接收的第二时序讯号的致能时间为错开。

53.如权利要求41所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及一第四时序讯号，其中该第一时序讯号、第n级移位寄存器单元接收的第二时序讯号、该第三及该第四时序讯号的致能时间均为错开。

54.一种移位寄存器，具有多级彼此串联连接的移位寄存器单元，其中第n级移位寄存器单元输出一输出讯号(Vo(n))，该输出讯号为第n+1级移位寄存器单元的一输入讯号，n为自然数，该第n级移位寄存器单元包括：

一第一电平控制单元(204a)，用以提供一第一时序讯号至一输出端；

一第一驱动单元(202a)，与该第一电平控制单元(204a)的输入端耦接于一第一节点(P1)，该第一节点(P1)的电压为该第n级移位寄存器的第一控制讯号(Vc1(n))，该第一驱动单元(202a)用以响应于该第n级移位寄存器单元的输入讯号(Vo(n-1))的前缘导通该第一电平控制单元(204a)，并用以响应于第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))的前缘来关闭该第一电平控制单元(204a)；

一第二电平控制单元(204b)，用以提供一第一电压(VSS)至该输出端；以及

一第二驱动单元(202b)，用以响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的前缘关闭该第二电平控制单元(204b)，并响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的后缘来导通该第二电平控制单元(204b)。

55.如权利要求54所述的移位寄存器，其中该第一驱动单元(202a)包括一第一晶体管(T9’)，栅极接收第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第一时序讯号，该第一晶体管(T9’)用以响应于第n+1级移位寄存器单元的第一控制讯号(Vc1(n+1))的前缘来提供该第一电压(VSS)至该第一节点(P1)。

56.如权利要求55所述的移位寄存器，其中该第一驱动单元(202a)还包括一第二晶体管(T3)，栅极接收一第二时序讯号，第一源极/漏极耦接至该第一节点(P1)，第二源极/漏极接收该第n级移位寄存器单元的输入讯号(Vo(n-1))，该第二晶体管(T3)用以响应于该第二时序讯号的上升缘来提供该第n级移位寄存器单元的输入讯号(Vo(n-1))的低电压电平至该第一节点(P1)；

其中，该第二时序讯号的致能时间与该第一时序讯号的致能时间为错开。

57.如权利要求54所述的移位寄存器，其中还包括一第三电平控制单元(204c)，用以响应于第n+1级移位寄存器单元的输出讯号(Vo(n+1))的前缘来提供该第一电压(VSS)至该输出端，该第三电平控制单元(204c)包括：

一第三晶体管(T13)，栅极接收第n+1级移位寄存器单元的输出讯号(Vo(n+1))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)。

58.如权利要求57所述的移位寄存器，其中该第三电平控制单元(204c)还包括：

一第四晶体管(T10)，栅极接收一第二时序讯号，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)，该第四晶体管(T10)响应于该第二时序讯号的上升缘来提供该第一电压(VSS)至该输出端。

59.如权利要求54所述的移位寄存器，其中该第二驱动单元(202b)包括一偏压单元(302)，与该第二电平控制单元(204b)的输入端耦接于一第二节点(P2)，该第二节点(P2)的电压为一第四控制讯号(Vc2(n))，该偏压单元(302)用以响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的前缘来控制该第四控制讯号(Vc2(n))的电平以关闭该第二电平控制单元(204b)，并响应于该第n级移位寄存器的第一控制讯号(Vc1(n))的后缘来控制该第四控制讯号(Vc2(n))的电平以开启该第二电平控制单元(204b)。

60.如权利要求59所述的移位寄存器，其中该第二驱动单元(202b)还包括：

一第六晶体管(T11)，栅极接收该第二时序讯号，第一源极/漏极接收该第二电压(VDD)，第二源极/漏极接收该第四控制讯号(Vc2(n))。

61.如权利要求54所述的移位寄存器，其中该第一电平控制单元(204a)包括一第七晶体管(T2)，栅极接收该第n级移位寄存器的第一控制讯号(Vc1(n))，第一源极/漏极接收该第一时序讯号，该第二源极/漏极耦接至该输出端。

62.如权利要求54所述的移位寄存器，其中该第二电平控制单元(204b)包括一第八晶体管(T7)，栅极接收该第四控制讯号(Vc2(n))，第一源极/漏极耦接至该输出端，第二源极/漏极接收该第一电压(VSS)。

63.如权利要求54所述的移位寄存器，其中所述多级移位寄存器单元中的一第一级移位寄存器单元接收一起始讯号，并以该起始讯号做为该第一级移位寄存器单元的输入讯号。

64.如权利要求54所述的移位寄存器，其中所述多级移位寄存器单元中任两相邻的移位寄存器单元所接收的该第一时序讯号的致能时间为错开；

其中，第n级移位寄存器单元接收的一第二时序讯号的致能时间与第n+1级移位寄存器单元接收的第一时序讯号的致能时间亦为错开。

65.如权利要求54所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及该第一时序讯号，其中该第三时序讯号的致能时间与该第一时序讯号及第n级移位寄存器单元接收的第二时序讯号的致能时间为错开。

66.如权利要求54所述的移位寄存器，其中第n+1级移位寄存器单元接收一第三时序讯号及一第四时序讯号，其中该第一时序讯号、第n级移位寄存器单元接收的第二时序讯号、该第三及该第四时序讯号的致能时间均为错开。

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