CN101064245A - 硬掩模层与半导体元件的制造方法 - Google Patents
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Abstract
本发明提供了一种硬掩模层的制造方法，包括：于基底上形成一层掩模层；于掩模层上形成一层图案化光致抗蚀剂层；图案化光致抗蚀剂层具有多个开口，且这些开口暴露部分掩模层；之后，移除部分掩模层，以暴露开口底部的部分基底；进行第一氧等离子体处理工艺，以增加掩模层的抗蚀刻性；之后，进行第二氧等离子体处理工艺，以移除残留的图案化光致抗蚀剂层。
Description
技术领域
本发明涉及一种半导体工艺，且特别是涉及一种硬掩模层与半导体元件的制造方法。
背景技术
在半导体的工艺中，元件的尺寸不断地微缩，使蚀刻选择性与均匀度将变得更为重要。随着元件的尺寸愈来愈小，光致抗蚀剂图形及蚀刻图形的深宽比(aspect ratio)不断增加，使得光刻工艺的困难度也持续提高，造成元件尺寸的控制更加困难。
为了解决此问题，一般的半导体工艺大都是使用介电层的材料来取代光致抗蚀剂，以作为硬掩模(hard mask)。在前段工艺(front end of line，FEOL)中，用来定义隔离结构或门极结构(gate structure)的硬掩模材料包括氧化硅、氮化硅或氮氧化硅等。与光致抗蚀剂相比，硬掩模具有较强的抗蚀刻能力，因此能够在蚀刻工艺中更精确地的完成各阶段的图案化工艺(patterning)。然而，硬掩模的抗蚀刻能力必须继续提高，使硬掩模的厚度可以降低，以使进行图案化工艺后的产品具有均一的质量，从而增加工艺裕度及产品的成品率。
发明内容
有鉴于此，本发明的目的是提供一种硬掩模层的制造方法，以提供具有高抗蚀刻能力的硬掩模。
本发明的再一目的是提供一种半导体结构的制造方法，以在前段工艺中增加硬掩模的抗蚀刻能力，从而增加工艺裕度及产品的成品率。
为达上述或是其它目的，本发明提出一种硬掩模层的制造方法。首先于基底上形成掩模层，然后于掩模层上形成图案化光致抗蚀剂层。图案化光致抗蚀剂层具有多个开口，这些开口暴露部分掩模层。移除部分掩模层，以暴露开口下方的部分基底。进行第一氧等离子体处理工艺，以移除部分图案化光致抗蚀剂层，并增加掩模层的抗蚀刻性。接着，进行第二氧等离子体处理工艺，以移除残留的图案化光致抗蚀剂层。
在本发明的一实施例中，上述的第一氧等离子体处理工艺例如是临场进行的。
在本发明的一实施例中，上述的第一氧等离子体处理工艺的反应室的气体压力例如是80～120毫托。
在本发明的一实施例中，上述的第一氧等离子体处理工艺的氧气流量例如是900～1100立方厘米/每分钟。
在本发明的一实施例中，上述的第一氧等离子体处理工艺的功率例如是1800～2200瓦。
在本发明的一实施例中，上述的第一氧等离子体处理工艺的时间例如是25～35秒。
在本发明的一实施例中，上述的掩模层的材料例如是氮化硅或氧化硅。
在本发明的一实施例中，上述的第二氧等离子体处理工艺例如是在灰化机中进行灰化工艺。
由于本发明在去除图案化光致抗蚀剂层之前，先利用第一氧等离子体处理工艺来增加掩模层的抗蚀刻能力，因此可以降低掩模层的厚度，且利用此掩模层来对其他材料进行图案化工艺(pattering)可以精确地控制材料的临界尺寸(critical dimension)。此外，第一氧等离子体处理工艺是临场(in-situ)进行的，只要在同一蚀刻机器，增加第一氧等离子体处理工艺的步骤就可以达到增加掩模层的抗蚀刻能力的目的，因此本发明的硬掩模层的制造方法也较为简单。
为达上述或是其它目的，本发明再提出一种半导体元件的制造方法。首先于材料层上形成一层掩模层，然后，于掩模层上形成一层图案化光致抗蚀剂层。图案化光致抗蚀剂层具有多个开口，且这些开口暴露部分掩模层。之后，移除部分掩模层，以暴露开口下方的部分材料层。进行抗蚀刻处理，以增加掩模层的抗蚀刻性。之后，先移除图案化光致抗蚀剂层，再移除部分材料层。
在本发明的一实施例中，上述的抗蚀刻处理例如是临场进行的。
在本发明的一实施例中，上述的抗蚀刻处理例如是氧气等离子体工艺。此外，抗蚀刻处理的反应室的气体压力例如是80～120毫托。抗蚀刻处理的氧气流量例如是900～1100立方厘米/每分钟，功率例如是1800～2200瓦，处理的时间例如是25～35秒。
在本发明的一实施例中，上述的掩模层的材料例如是氮化硅或氧化硅。
在本发明的一实施例中，上述的移除图案化光致抗蚀剂层例如是在灰化机中进行灰化工艺。
在本发明的一实施例中，上述的移除部分材料层的步骤使材料层中形成沟槽，且此沟槽形成之后还包括于沟槽中形成介电层。然后移除掩模层，以形成浅沟槽隔离结构。
在本发明的一实施例中，上述的材料层例如是硅基底、导体材料及介电材料，且移除部分材料层的步骤使材料层成为栅极结构。
由于本发明利用抗蚀刻处理来增加掩模层的抗蚀刻能力，因此在蚀刻材料层之后，掩模层的残留量(hard mask remaining)较高，使蚀刻之后的材料层图案更为精确。此外，因为增加了掩模层的抗蚀刻能力，所以能够以较薄的掩模层来蚀刻材料层，换言之，掩模层具有较小的深宽比(aspect ratio)，使蚀刻材料层的工艺裕度(process window)更高。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1A至图1C是本发明一实施例的一种硬掩模层的制造方法流程剖面图；
图2是上述的硬掩模层的制造方法步骤流程图；
图3A至图3D是本发明一实施例的一种半导体元件的制造方法流程剖面图；
图3E是本发明一实施例的图3D的后续工艺剖面图；
图3F是本发明一实施例的图3D的后续工艺剖面图。
简单符号说明
100：基底
102、302：掩模层
104、304：图案化光致抗蚀剂层
106、306：开口
108：第一等离子体处理工艺
110、310：高分子材料层
112：第二等离子体处理工艺
200～208：步骤
300：材料层
308：抗蚀刻处理
312：硬掩模
314：沟槽
316：浅沟槽隔离结构
318：硅基底
320：介电材料
322：导体材料
324：栅极结构
具体实施方式
【第一实施例】
图1A至图1C是本发明一实施例的一种硬掩模层的制造方法流程剖面图。图2是上述的硬掩模层的制造方法步骤流程图。
请同时参照图1A及图2，本发明的硬掩模的制造方法是依序进行步骤200至步骤208。首先进行步骤200：于基底100上形成一层掩模层102。基底100例如是硅基的(silicon-based)基底。掩模层102的材料例如是氮化硅或氧化硅，且掩模层102的形成方法例如是化学气相沉积法。然后，进行步骤202：于掩模层102上形成一层图案化光致抗蚀剂层104，图案化光致抗蚀剂层104具有多个开口106。这些开口106暴露部分掩模层102。图案化光致抗蚀剂层104的形成方法例如是半导体业界所常用的光学光刻工艺。
然后，请同时参照图1B及图2，进行步骤204：移除部分掩模层102，以暴露这些开口106下方的部分基底100。移除部分掩模层102的方法例如是各向同性各向异性蚀刻工艺。接着，进行步骤206：进行第一氧等离子体处理工艺108，移除部分图案化光致抗蚀剂层104，并增加掩模层102的抗蚀刻性。第一氧等离子体处理工艺108例如是临场进行的，换言之，步骤206与步骤204是在同一个蚀刻反应室(etching chamber)或蚀刻机器进行。当然，第一氧等离子体处理工艺108也可以是非临场进行的。
此外，第一氧等离子体处理工艺108例如是氧气等离子体工艺。第一氧等离子体处理工艺108的参数范围包括：气体压力例如是80～120毫托的反应室气体压力、氧气流量例如是900～1100立方厘米/每分钟、功率例如是1800～2200瓦；时间例如是25～35秒。
在一优选实施例中，第一氧等离子体处理工艺108的参数值例如是100毫托的反应室气体压力、1000立方厘米/每分钟的氧气流量、2000瓦的功率、30秒的时间。另一方面，第一氧等离子体处理工艺108的反应室两电极距离例如是40毫米，且晶片背部冷却系统例如是以10托的晶背气体压力，在晶片中心与晶片进行热交换；并以20托的晶背气体压力，在晶片边缘与晶片进行热交换。
接着，请同时参照图1B、1C与图2，首先，值得一提的是，在步骤206中，第一氧等离子体处理工艺108会移除大部分的图案化光致抗蚀剂层104，使图1B的结构在经过步骤206之后，掩模层102上会残留一层高分子材料层110。高分子材料层110使掩模层102具有更好的抗蚀刻能力。随后，进行步骤208：进行第二氧等离子体处理工艺112，以移除残留的图案化光致抗蚀剂层104。第二氧等离子体处理工艺112例如是在灰化机(asher)中进行灰化(ashing)工艺。
本发明在去除图案化光致抗蚀剂层之前，先进行第一氧等离子体处理工艺，再进行第二氧等离子体处理工艺，使光致抗蚀剂在完全去除之前，增加掩模层的抗蚀刻能力。因此，可以增加后续蚀刻工艺的工艺裕度，并准确地控制临界尺寸。
【第二实施例】
图3A至图3D是本发明一实施例的一种半导体元件的制造方法流程剖面图。
请参照图3A，首先，于材料层300上形成一层掩模层302。材料层300例如是硅基的(silicon-based)材料层。掩模层302的材料例如是氮化硅或氧化硅，且掩模层302的形成方法例如是化学气相沉积法。然后，于掩模层302上形成一层图案化光致抗蚀剂层304，图案化光致抗蚀剂层304具有多个开口306。这些开口306暴露部分掩模层302。图案化光致抗蚀剂层304的形成方法例如是半导体业界所常用的光学光刻工艺。
然后，请参照图3B，移除部分掩模层302，以暴露这些开口306下方的部分材料层300。移除部分掩模层302的方法例如是各向同性各向异性蚀刻工艺。接着，进行抗蚀刻处理308，以移除部分图案化光致抗蚀剂层304，并增加掩模层302的抗蚀刻性。抗蚀刻处理308例如是临场进行的，换言之，抗蚀刻处理308与上述的各向同性各向异性蚀刻工艺是在同一个蚀刻反应室或蚀刻机器进行。由于蚀刻反应室的内壁通常具有含碳成分的副产物，且这些副产物会与抗蚀刻处理308的氧气产生反应而被清除，因此以临场的方式进行抗蚀刻处理308可以清洁蚀刻反应室。当然，抗蚀刻处理308也可以是非临场进行的。此外，抗蚀刻处理308例如是氧气等离子体工艺。另外，抗蚀刻处理308的参数范围包括：反应室气体压力例如是80～120毫托；氧气流量例如是900～1100立方厘米/每分钟、功率例如是1800～2200瓦；时间例如是25～35秒。在一优选实施例中，抗蚀刻处理308的参数值分别为100毫托的反应室气体压力、1000立方厘米/每分钟的氧气流量、2000瓦的功率、30秒的时间。另一方面，抗蚀刻处理308的反应室两电极距离例如是40毫米，且晶片背部冷却系统例如是以10托的晶背气体压力，在晶片中心与晶片进行热交换；并以20托的晶背气体压力，在晶片边缘与晶片进行热交换。
继之，请同时参照图3C，值得一提的是，抗蚀刻处理308会移除大部分的图案化光致抗蚀剂层304，使图3B的结构在经过抗蚀刻处理308之后，掩模层302上会残留一层高分子材料层3 10。高分子材料层310与掩模层302构成一层硬掩模312，硬掩模312可以用来作为蚀刻材料层300的掩模。由于形成有高分子材料层310，因此硬掩模312的抗蚀刻能力高于掩模层302的抗蚀刻能力。因为现有技术仅使用一层掩模层作为硬掩模，所以本发明可以增加现有技术中材料层对硬掩模的蚀刻选择性(etching selectivity)。随后，移除图案化光致抗蚀剂层304。移除图案化光致抗蚀剂层304的方法例如是在灰化机中进行灰化工艺。之后，请同时参照图3D，移除部分材料层300。移除部分材料层300的方法例如是各向同性各向异性蚀刻工艺。
上述的制造方法可以应用在多种半导体前段工艺中，以对材料层进行图案化(patterning)。以下利用多个实施例来说明这些应用方式。
图3E是本发明一实施例的图3D的后续工艺剖面图。请参照图3E，在移除部分材料层300之后，在硬掩模312之间的材料层300中形成沟槽314。之后，在沟槽314之中形成浅沟槽隔离结构316。浅沟槽隔离结构316的形成方法例如是在材料层300上形成一介电层(未绘示)，覆盖材料层300、沟槽314及硬掩模312。此介电层例如是以高密度等离子体(HDP)化学气相沉积法所形成的氧化硅。接着，依序进行化学机械研磨工艺及回蚀刻工艺，而形成之。
图3F是本发明一实施例的图3D的后续工艺剖面图。请同时参照图3D与图3F，在本实施例中，材料层300由下而上例如是由硅基底318、介电材料320与导体材料322所构成。介电材料320例如是以热氧化法所例成的氧化硅，而导体材料322例如是以临场掺杂的化学气相沉积法所形成的掺杂多晶硅。在移除部分材料层300之后，会在硬掩模312之间的材料层300中形成沟槽314，并在硬掩模312以下形成栅极结构324。其中，栅极结构324是由介电材料320与导体材料322构成。
由上述可知，本发明至少具有下列优点：
1.由于利用抗蚀刻处理来增加掩模层的抗蚀刻能力，因此在透过硬掩模来蚀刻基底后，硬掩模的残留量可以大幅增加，使蚀刻之后的材料层图案更为精确。
2.由于增加了掩模层的抗蚀刻能力，因此能够以较薄的掩模层来蚀刻材料层，换言之，硬掩模具有较小的深宽比，使蚀刻材料层的工艺裕度更高。
3.由于蚀刻反应室的内壁通常具有含碳成分的副产物，且这些副产物会与抗蚀刻处理的氧气产生反应而被清除，因此以临场的方式进行抗蚀刻处理具有清洁蚀刻反应室的效果。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (20)
1、一种硬掩模层的制造方法，包括：
于基底上形成掩模层；
于该掩模层上形成图案化光致抗蚀剂层，该图案化光致抗蚀剂层具有多个开口，该些开口暴露部分该掩模层；
移除部分该掩模层，以暴露该些开口下方的部分该基底；
进行第一氧等离子体处理工艺，以移除部分该图案化光致抗蚀剂层，并增加该掩模层的抗蚀刻性；以及
进行第二氧等离子体处理工艺，以移除残留的该图案化光致抗蚀剂层。
2、如权利要求1所述的硬掩模层的制造方法，其中该第一氧等离子体处理工艺是临场进行的。
3、如权利要求1所述的硬掩模层的制造方法，其中该第一氧等离子体处理工艺的反应室的气体压力是80～120毫托。
4、如权利要求1所述的硬掩模层的制造方法，其中该第一氧等离子体处理工艺的氧气流量是900～1100立方厘米/每分钟。
5、如权利要求1所述的硬掩模层的制造方法，其中该第一氧等离子体处理工艺的功率是1800～2200瓦。
6、如权利要求1所述的硬掩模层的制造方法，其中该第一氧等离子体处理工艺的时间是25～35秒。
7、如权利要求1所述的硬掩模层的制造方法，其中该掩模层的材料包括氮化硅或氧化硅。
8、如权利要求1所述的硬掩模层的制造方法，其中该第二氧等离子体处理工艺是在灰化机中进行灰化工艺。
9、一种半导体元件的制造方法，包括：
于材料层上形成掩模层；
于该掩模层上形成图案化光致抗蚀剂层，该图案化光致抗蚀剂层具有多个开口，该些开口暴露部分该掩模层；
移除部分该掩模层，以暴露该些开口下方的部分该材料层；
进行抗蚀刻处理，以增加该掩模层的抗蚀刻性；
移除该图案化光致抗蚀剂层；以及
移除部分该材料层。
10、如权利要求9所述的半导体元件的制造方法，其中该抗蚀刻处理是临场进行的。
11、如权利要求9所述的半导体元件的制造方法，其中该抗蚀刻处理是氧气等离子体工艺。
12、如权利要求11所述的半导体元件的制造方法，其中该抗蚀刻处理的反应室的气体压力是80～120毫托。
13、如权利要求11所述的半导体元件的制造方法，其中该抗蚀刻处理的氧气流量是900～1100立方厘米/每分钟。
14、如权利要求11所述的半导体元件的制造方法，其中该抗蚀刻处理的功率是1800～2200瓦。
15、如权利要求11所述的半导体元件的制造方法，其中该抗蚀刻处理的时间是25～35秒。
16、如权利要求9所述的半导体元件的制造方法，其中该掩模层的材料包括氮化硅或氧化硅。
17、如权利要求9所述的半导体元件的制造方法，其中上述的移除该图案化光致抗蚀剂层是在灰化机中进行灰化工艺。
18、如权利要求9所述的半导体元件的制造方法，其中上述的移除部分该材料层的步骤使该材料层中形成沟槽，且该沟槽形成之后还包括：
于该沟槽中形成介电层；以及
移除该掩模层，以形成浅沟槽隔离结构。
19、如权利要求9所述的半导体元件的制造方法，其中该材料层为硅基底、导体材料、介电材料。
20、如权利要求19所述的半导体元件的制造方法，其中移除部分该材料层的步骤使该材料层成为栅极结构。
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| SE01 | Entry into force of request for substantive examination | ||
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| C20 | Patent right or utility model deemed to be abandoned or is abandoned |