CN101064186B - 存储器 - Google Patents

Abstract

一种存储器，其中具备：包括多个子阵列的存储单元阵列；配置于各个子阵列且被设置成能与主位线连接的子位线；连接在字线与子位线之间的存储部；和栅极与子位线连接且源极/漏极的一方与主位线连接，在读出动作时根据子位线的电位控制主位线的电位的第一晶体管。由此，可以得到能放大读出电压，并可以抑制存储器芯片面积增加的存储器。

Description

存储器

技术领域

本发明涉及一种存储器。 

背景技术

以往，作为非易失性存储器的一种，公知有具备包括强电介质电容器的存储单元的强电介质存储器。这种强电介质存储器存在着下述几个种类：存储单元由一个晶体管和一个强电介质电容器构成的单晶体管单电容器型、存储单元由具有强电介质电容器的一个晶体管构成的单晶体管型、以及存储单元仅由配置于字线和位线之间的强电介质电容器构成的单纯矩阵型等。其中，对于单晶体管型以及单纯矩阵型这两个种类而言，由于相比于单晶体管单电容器型二者构成存储器的元件数少，所以，单个存储单元的面积小。因此，能削减存储单元阵列整体的芯片面积。 

在单晶体管单电容器型中，通过晶体管控制位线与电容器的连接。因此，位线的寄生电容由位线的布线电容和晶体管的扩散电容(耦合电容)之和决定。另一方面，在单纯矩阵型中，由于电容器直接与位线连接，所以，作为位线的寄生电容成为位线的布线电容与电容器电容之和。这里，由于强电介质电容器其介电常数高，所以，相对同一面积而言，强电介质电容器的电容器电容比晶体管的扩散电容(耦合电容)大。因此，与单晶体管单电容器型的位线寄生电容相比，单纯矩阵型的位线寄生电容增大。另外，由于在读出动作时，输出到位线的读出电压由单元电容Cs和位线寄生电容Cb之比(Cs/Cb)决定，所以，该比值越大，越能取得大的读出电压。即，位线寄生电容Cb越小，越能增大读出电压。如上所述，由于单纯矩阵型的位线寄生电容比单晶体管单电容器型的位线寄生电容大，所以，在单纯矩阵型中存在着读出电压减小的不良情况。 

鉴于此，以往提出了一种将位线分割为主位线和子位线的位线阶层构造。这里，所公开的强电介质型非易失性半导体存储器(存储器)不仅将位线分割为主位线和子位线，而且具备在读出动作时根据子位线的电位来控制主位线的电位的读出用晶体管以及检测用晶体管。

在该现有的强电介质型非易失性半导体存储器中，子位线与检测用晶体管的栅极连接。而且，主位线经由读出用晶体管与检测用晶体管的源极/漏极的一方连接。另外，检测用晶体管的源极/漏极的另一方与电源电位(Vcc)连接。在该现有的强电介质型非易失性半导体存储器中，由于在读出动作时，根据在子位线中出现的数据所对应的电位，来控制检测用晶体管的导通状态以及截止状态，并且，仅在检测用晶体管处于导通状态时，电源电位(Vcc)通过检测用晶体管以及读出用晶体管这两个晶体管施加于主位线，所以，可以根据数据控制向主位线输出的电位。 

而且，在该现有的强电介质型非易失性半导体存储器中，有助于位线寄生电容的电容器电容被限定为与分割的子位线连接的存储单元的电容器电容。由此，由于位线整体的寄生电容Cb的值变小，所以，能增大读出电压。 

但是，在现有的强电介质型非易失性半导体存储器中，由于为了在读出动作时根据子位线的电位控制主位线的电位，需要设置读出用晶体管以及检测用晶体管这两个晶体管，所以，会相应地增加存储器的芯片面积。 

发明内容

本发明的一个方面的存储器具备：包括多个子阵列的存储单元阵列；配置于存储单元阵列的字线；与字线交叉配置的主位线；配置于各个子阵列且被设置成能与主位线连接的子位线；连接在字线与子位线之间的存储部；和具有与子位线连接的栅极以及与主位线连接的第一源极/漏极区，该第一晶体管被配置为在读出动作时根据子位线的电位控制主位线的电位；和第二晶体管，其具有与子位线连接的第一源极/漏极区、以及与主位线连接的第二源极/漏极区，第二晶体管被配置为在读出动作时为截止状态，并且在写入动作时为导通状态。 

附图说明

图1是用于说明本发明的第一实施方式所涉及的单纯矩阵型强电介质存储器的整体构成的框图。 

图2是表示图1所示的第一实施方式所涉及的强电介质存储器的存储单元阵列的构成的概略图。 

图3是表示图1所示的第一实施方式所涉及的强电介质存储器的读出放大器以及与读出放大器邻接的子阵列的内部构成的详细电路图。 

图4是用于说明本发明的第一实施方式的强电介质存储器的动作的时序图。 

图5是表示本发明的第二实施方式所涉及的强电介质存储器的读出放大器以及与读出放大器邻接的子阵列的内部构成的详细电路图。 

图6是用于说明本发明第二实施方式的强电介质存储器的动作的时序图。 

图7是表示本发明的第三实施方式所涉及的强电介质存储器的存储单元阵列的选择以及非选择的子阵列的概略图。 

图8是表示图7所示的第三实施方式所涉及的强电介质存储器的读出放大器以及存储单元阵列的内部构成的详细电路图。 

图9是用于说明本发明的第三实施方式的强电介质存储器的动作的时序图。 

图10是表示本发明的第四实施方式所涉及的强电介质存储器的读出放大器以及与读出放大器邻接的子阵列的内部构成的详细电路图。 

图11是用于说明本发明第四实施方式的强电介质存储器的动作的时序图。 

图12是表示本发明的第五实施方式所涉及的强电介质存储器的读出放大器以及与读出放大器邻接的子阵列的内部构成的详细电路图。 

图13是用于说明本发明第五实施方式的强电介质存储器的动作的时序图。 

具体实施方式

下面，根据附图对本发明的实施方式进行说明。 

(第一实施方式) 

参照图1～图3，对第一实施方式的强电介质存储器的构成进行说明。另外，在该第一实施方式中，对在作为存储器一个实例的单纯矩阵型强电介质存储器中应用了本发明的情况进行说明。 

如图1所示，第一实施方式的单纯矩阵型强电介质存储器具备：存储 单元阵列1、读出放大器2、列译码器3、行译码器4、位线源极驱动器5、字线源极驱动器6、电压生成电路7、列地址缓冲器8、行地址缓冲器9、写放大器10、读放大器11、输入缓冲器12、输出缓冲器13以及动作控制电路14。 

而且，位线源极驱动器5以及字线源极驱动器6分别与读出放大器2以及行译码器4连接。并且，位线源极驱动器5以及字线源极驱动器6被供给由电压生成电路7生成的具有规定电位的信号。另外，列地址缓冲器8以及行地址缓冲器9分别与列译码器3以及行译码器4连接。而且，写放大器10以及读放大器11与读出放大器2连接，并且，输入缓冲器12以及输出缓冲器13分别与写放大器10以及读放大器11连接。此外，控制电路14与列译码器3、位线源极驱动器5、字线源极驱动器6、列地址缓冲器8、行地址缓冲器9、写放大器10以及读放大器11连接。 

如图2所示，存储单元阵列1被分割为六个子阵列。在各个子阵列中，多根字线(例如256根)和多根阶层位线按照交叉的方式被配置。阶层位线由公共的主位线和按各个子阵列配置的子位线构成。阶层位线中，主位线通过读出放大器2与列译码器3连接，并且，字线与行译码器4连接。 

另外，在子阵列中，多根(例如256根)字线WL按照分别与子位线交叉的方式配置。强电介质电容器33连接在子位线和字线WL交叉的区域。由此，构成了一个存储单元由一个强电介质电容器33构成的单纯矩阵型强电介质存储器。其中，强电介质电容器33是本发明的“存储部”的一个例子。 

这里，在第一实施方式中如图3所示，反转部15、预充电部16和读出放大器2按顺序与存储单元阵列1连接。在存储单元阵列1的子阵列中配置有子位线。子位线上分别设置有用于连接主位线和子位线的由n沟道晶体管构成的传输门晶体管(transfer gate transistor)31、和用于根据子位线的电位控制主位线的电位的由n沟道晶体管构成的电位放大晶体管32。 

该传输门晶体管31其源极/漏极的一方与主位线连接，并且，源极/漏极的另一方与子位线连接。传输门晶体管31的栅极与信号线ASS连接。并且，该传输门晶体管31在重写动作时成为导通状态，在读出动作时成为截止状态。另外，该传输门晶体管31是本发明的“第二晶体管”的一个 例子。 

而且，在第一实施方式中，电位放大晶体管32其源极/漏极的一方与主位线连接，源极/漏极的另一方与信号线PAS连接，并且栅极与子位线连接。此外，电位放大晶体管32的栅极通过子位线与传输门晶体管31的源极/漏极的另一方连接。该电位放大晶体管32的阈值电压被设定为在写入到强电介质电容器33的数据为“H”数据的情况下，以出现于子位线的电位(约0.15V)成为导通状态，并且，在写入到强电介质电容器33的数据为“L”数据的情况下，以出现于子位线的电位(约0.05V)成为截止状态的值(例如，约0.1V)。其中，电位放大晶体管32是本发明的“第一晶体管”的一个例子。而且，“H”数据以及“L”数据分别是本发明的“第一数据”以及“第二数据”的一个例子。 

反转部15包括：用于连接主位线和SNT侧位线的n沟道晶体管15a、和用于连接主位线与SNB侧位线的n沟道晶体管15b。n沟道晶体管15a其源极/漏极的一方与SNT侧位线连接，同时源极/漏极的另一方与主位线连接，并且栅极与信号线TGW连接。n沟道晶体管15b其源极/漏极的一方与SNB侧位线连接，源极/漏极的另一方与主位线连接，并且栅极与信号线TGR连接。 

预充电部16包括：用于预充电为接地电位的预充电部16a、和用于预充电为电源电位(Vcc)的预充电部16b。预充电部16a由连接在SNT侧位线与接地电位之间的n沟道晶体管16c、和连接在SNB侧位线与接地电位之间的n沟道晶体管16d构成。n沟道晶体管16c以及16d的栅极与信号线PC1连接。预充电部16d由连接在SNT侧位线与电源电位(Vcc)之间的p沟道晶体管16e、连接在SNB侧位线与电源电位(Vcc)之间的p沟道晶体管16f构成。P沟道晶体管16e以及16f的栅极与信号线/PC2连接。 

读出放大器2通过两个CMOS反相器电路21和22的输入输出相互交叉耦合连接而构成。CMOS反相器电路21由p沟道晶体管21a以及n沟道晶体管21b构成，并且，CMOS反相器电路22由p沟道晶体管22a以及n沟道晶体管22b构成。而且，p沟道晶体管21a以及22a一方的源极/漏极通过p沟道晶体管23与电源电位(Vcc)连接。n沟道晶体管21b以 及22b一方的源极/漏极通过n沟道晶体管24被接地。p沟道晶体管23的栅极以及n沟道晶体管24的栅极分别与信号线/SE以及SE连接。并且，p沟道晶体管21a以及n沟道晶体管21b的栅极与节点SNB连接，且p沟道晶体管22a以及n沟道晶体管22b的栅极与节点SNT连接。另外，SNB侧位线与节点SNB连接，并且，SNT侧位线与节点SNT连接。 

接着，参照图1～图4，对第一实施方式所涉及的强电介质存储器的待机(stand by)时、读出动作的前序准备、读出动作以及重写动作进行说明。另外，在以下的动作说明中，选择了六个子阵列中与读出放大器2邻接的子阵列。 

(待机时) 

首先如图4所示，在待机时，被选择的子阵列的信号线ASS以及未被选择的子阵列的信号线ASS(未图示)都被保持为Vcc+α(α＞传输门晶体管31的阈值电压Vth)的升压电位。其中，对信号线施加Vcc+α的升压电位是为了防止后述的重写动作时传输门晶体管31的阈值电压降低(阈值电压Vth份的电位降低)。由此，由于连接各子位线和主位线的传输门晶体管31成为导通状态，所以，变为各子位线和主位线被连接的状态。 

另外，信号线TGR以及TGW也被保持为Vcc+α(α＞n沟道晶体管15a以及15b的阈值电压Vth)的升压电位。由此，成为SNB侧位线与主位线连接，并且，SNT侧位线与主位线连接的状态。 

而且，信号线PC1以及/PC2被保持为Vcc。由此，由于预充电部16的n沟道晶体管16c以及16d成为导通状态，且p沟道晶体管16e以及16f成为截止状态，所以，SNT侧位线、SNB侧位线、主位线以及子位线被预充电为接地电压(0V)。 

(读出前准备) 

当产生了向存储器的访问时，首先信号线PC1从Vcc下降为0V，并且，被选择的子阵列的信号线ASS以及未被选择的子阵列的信号线ASS(未图示)从Vcc下降为0V。由此，由于传输门晶体管31成为截止状态，所以，所有的子位线从主位线断开。因此，所有的子位线从主位线电分离。从而，子位线以0V处于浮接(floating)状态。 

接着，信号线/PC2从Vcc下降为0V。由此，由于p沟道晶体管16e 以及16f成为导通状态，所以，通过SNT侧位线以及SNB侧位线，主位线从0V预充电为Vcc。然后，在主位线被充分预充电为Vcc之后，信号线/PC2从0V上升为Vcc。接着，信号线TGW从Vcc下降为0V。由此，由于n沟道晶体管15a成为截止状态，所以，SNT侧位线和主位线电分离。因此，主位线以Vcc(约1.8V)成为浮接状态。并且，通过对SNT侧位线施加利用未图示的参照电位生成电路生成的参照电位，使得读出放大器2的节点SNT成为参照电位。另外，参照电位被设定为在后述的“L”数据读出动作时被输出到主位线的电位(约1.8V)、和“H”数据读出动作时被输出到主位线的电位(约1.3V)的中间电位(例如约为1.55V)。 

(读出动作) 

在读出动作中，首先，被选择的子阵列的选择字线WL从0V上升为Vcc。由此，与被写入到所选择的强电介质电容器33的数据(“L”数据或“H”数据)对应的电位(读出电压)，出现于被选择的子阵列的子位线。具体而言，例如在写入到强电介质电容器33的数据为“L”数据的情况下，约0.05V出现于子位线，并且，在写入强电介质电容器33的数据为“H”数据的情况下，约0.15V出现于子位线。 

这里，如上所述，由n沟道晶体管构成的电位放大晶体管32的阈值电压被设定为约0.1V。此时，由于信号线PAS的电位为0V，所以，当在子位线出现了与“L”数据对应的约0.05V电位的情况下，电位放大晶体管32的源极-栅极间的电位差Vgs变为约0.05V。因此，由于电位放大晶体管32保持截止状态，所以，主位线的电位维持Vcc(约1.8V)的状态。另一方面，当在子位线出现了与“H”数据对应的约0.15V电位的情况下，电位放大晶体管32的源极-栅极间的电位差Vgs变为约0.15V。因此，由于电位放大晶体管32成为导通状态，所以，主位线的电位通过被拉向信号线PAS的电位(0V)而减小为约1.3V。即，在第一实施方式中，由于读出“L”数据时的主位线的电位(约1.8V)和读出“H”数据时的主位线的电位(约1.3V)的电位差(约0.5V)，比读出“L”数据时的子位线的电位(约0.05V)和读出“H”数据时的子位线的电位(约0.15V)的电位差(约0.1V)大，所以，可以说电位差被放大。但是，在该第一实施方式中，由于出现于主位线的电位在“H”数据的时候(约1.3V)比“L”数据的时候(约1.8V) 低，所以，主位线的数据与子位线的数据相反。 

而且，估计传达至主位线的读出电压通过SNB侧位线传达到读出放大器2的节点SNB为止的时间，信号线TGR从Vcc下降为0V。由此，由于n沟道晶体管15b成为截止状态，所以，SNB侧位线与主位线电分离。并且，信号线SE从0V上升为Vcc，且信号线/SE从Vcc下降为0V。由此，由于读出放大器2的p沟道晶体管23成为导通状态，所以，被供给Vcc的电压。而且，由于n沟道晶体管24也成为导通状态，所以，被供给接地电位(0V)。由此，读出放大器2被激活。并且，进行传递主位线的电位(约1.8V或约1.3V)的节点SNB的电位与传递参照电位(约1.55V)的节点SNT的电位的差动放大，从而进行来自强电介质电容器33的数据的读出。另外，在第一实施方式中，通过在读出动作时将P沟道晶体管21a和n沟道晶体管21b的栅极与读出放大器2的反极性侧的节点SNB连接，构成了主位线的数据和读出放大器2的数据相反的结构。由此，即使在主位线的数据与子位线的数据相反的情况下，也能在读出放大器2中读出与子位线的数据(被写入到由所选择的强电介质电容器33构成的存储单元的数据)相同的数据。 

具体而言，例如在“L”数据被读出的情况下，由于节点SNT的电位变为约1.55V、节点SNB的电位变为约1.8V，所以，在读出放大器2中进行过放大之后，节点SNT的电位变为0V，节点SNB的电位变为Vcc。另一方面，在“H”数据被读出的情况下，由于节点SNT的电位成为约1.55V，节点SNB的电位成为约1.3V，所以，在读出放大器2中进行过放大之后，节点SNT的电位变为Vcc，节点SNB的电位变为0V。 

(读出数据的重写) 

之后，进行读出数据向由强电介质电容器33构成的存储单元的重写。首先，将信号线TGW从0V上升为Vcc+α的升压电位。由此，由于n沟道晶体管15a变为导通状态，所以，SNT侧位线与主位线电连接。然后，将所选择的子阵列的信号线ASS从0V上升为Vcc+α的升压电位。由此，由于传输门晶体管31变为导通状态，所以，主位线与被选择的子位线电连接。因此，节点SNT的电位(重写电位)经由主位线被传递给子位线。这里，在第一实施方式的重写动作时，与读出动作时不同，将主位线与同 一极性侧的节点SNT连接。由此，与被读出的数据相同的数据会经由子位线重写到由强电介质电容器33构成的存储单元中。 

另外，此时预先将信号线PAS的电位从0V上升为Vcc。由此，即使在与电位放大晶体管32的栅极连接的子位线的电位被设定为Vcc时，也可以抑制在电位放大晶体管32的源极-栅极之间产生超过阈值电压的电位差的情况，因此，可以抑制重写动作时电位放大晶体管32成为导通状态的情况。 

并且，在重写“L”数据的情况下，从节点SNT向所选择的子位线传递0V，并且，字线WL被设定为Vcc。由此，“L”数据被重写入强电介质电容器33。之后，字线从Vcc下降为0V。在重写“H”数据的情况下，从节点SNT向所选择的子位线传递Vcc，并且，字线WL被设定为0V。由此，“H”数据被重写入强电介质电容器33。之后，信号线SE从Vcc下降为0V，并且，信号线/SE从0V上升为Vcc。而且，信号线PAS从Vcc降低为0V，且信号线PC1从0V上升为Vcc。并且，将信号线TGR从0V上升为Vcc+α的升压电位。通过这些动作，返回到待机状态。 

在第一实施方式中，如上所述，通过设置电位放大晶体管32，其由n沟道晶体管构成，栅极与子位线连接且源极/漏极的一方与主位线连接，并在读出动作时根据子位线的电位控制主位线的电位，从而可以通过由一个n沟道晶体管构成的电位放大晶体管32，在读出动作时根据子位线的电位控制主位线的电位，因此，相应地可以抑制晶体管数量增加。由此，可抑制强电介质存储器芯片面积的增加。而且，通过设置按照与字线WL交叉的方式而配置的主位线、和配置于各个子阵列中并被设置成能与主位线连接的子位线，位线被划分为主位线和子位线，将有助于位线寄生电容的电容器电容限定为与子位线连接的强电介质电容器33的电容器电容。由此，由于可以减小位线整体的寄生电容的值，所以，可以增大读出电压。 

而且，在第一实施方式中，通过将电位放大晶体管32构成为具有在“H”数据读出动作时使其成为导通状态，且在“L”数据读出动作时使其成为截止状态那样的阈值电压(约0.1V)，可以在读出动作时根据输入到电位放大晶体管32的栅极的子位线的电位，切换电位放大晶体管32的导通/截止状态，因此，可容易地通过与主位线连接的电位放大晶体管32的源 极/漏极的一方，控制主位线的电位。由此，通过检测出主位线的电位，可容易地进行被写入到强电介质电容器33的“H”数据以及“L”数据的读出。 

并且，在第一实施方式中，通过设置与电位放大晶体管32的源极/漏极的另一方连接的信号线PAS，并构成为在读出动作时以Vcc(约1.8V)使主位线处于浮接状态，并以0V保持信号线PAS，从而在子位线出现了与“H”数据对应的电位(约0.15V)的情况下，通过电位放大晶体管32成为导通状态，由此，主位线与信号线PAS连接，使得主位线的电位通过被拉向信号线PAS的电位而减少为约1.3V。另外，在子位线出现了与“L”数据对应的电位(约0.05V)的情况下，通过电位放大晶体管32保持截止状态，主位线的电位可以维持Vcc(约1.8V)的状态。通过上述方法，可以将出现于子位线的约0.1V的电位差放大至约0.5V，并传递给主位线。 

此外，第一实施方式中，通过在重写动作时将信号线PAS的电位从0V上升为Vcc，可以在重写动作时抑制电位放大晶体管32成为导通状态。由此，由于可以抑制主位线与信号线PAS电连接，所以，可以抑制因主位线的电位被拉向PAS的电位而降低的情况。 

另外，在第一实施方式中，通过设置源极/漏极的另一方与子位线连接、且源极/漏极的一方与主位线连接的由n沟道晶体管构成的传输门晶体管31，并且，将传输门晶体管31设置成在读出动作时成为截止状态，且在重写动作时成为导通状态，由此，可以在重写动作时将主位线与子位线电连接，来进行数据的写入。 

(第二实施方式) 

该第二实施方式与上述第一实施方式不同，由p沟道晶体管构成了传输门晶体管41以及电位放大晶体管42，参照图5对该情况进行说明。 

如图5所示，在该第二实施方式中，存储单元阵列40与预充电部16、读出放大器2顺次连接。在存储单元阵列40的子阵列中配置有子位线。子位线上设置有用于连接主位线与子位线的由p沟道晶体管构成的传输门晶体管41、用于根据子位线的电位控制主位线的电位的由p沟道晶体管构成的电位放大晶体管42、和用于保持数据的多个强电介质电容器33。 

该传输门晶体管41其源极/漏极的一方与主位线连接，且源极/漏极的 另一方与子位线连接。传输门晶体管41的栅极与信号线ASS连接。并且，该传输门晶体管41在重写动作时成为导通状态，在读出动作时成为截止状态。其中，该传输门晶体管41是本发明的“第二晶体管”的一个例子。 

而且，在第二实施方式中，电位放大晶体管42其源极/漏极的一方与主位线连接，同时源极/漏极的另一方与信号线PAS连接，并且，栅极与子位线连接。另外，电位放大晶体管42的栅极通过子位线与传输门晶体管41的源极/漏极的另一方连接。该电位放大晶体管42的阈值电压被设定为在写入到强电介质电容器33的数据为“L”数据的情况下，以出现于子位线的电位(约1.75V)成为截止状态，并且，在写入到强电介质电容器33的数据为“H”数据的情况下，以出现于子位线的电位(约1.65V)成为导通状态的值(例如约-0.1V)。其中，电位放大晶体管42是本发明的“第一晶体管”的一个例子。而且，“H”数据以及“L”数据分别是本发明的“第一数据”以及“第二数据”的一个例子。 

而且，在第二实施方式中，读出放大器2的节点SNT与主位线连接。另外，读出放大器2的节点SNB与和主位线电分离的参照位线连接。 

图6是用于说明本发明第二实施方式的强电介质存储器的动作的时序图。下面，参照图5以及图6，对第二实施方式的强电介质存储器的待机时、读出动作的前序准备、读出动作以及重写动作进行说明。另外，在以下的动作说明中，选择了六个子阵列中与读出放大器2邻接的子阵列。 

(待机时) 

首先如图6所示，在待机时，被选择的子阵列的信号线ASS以及未被选择的子阵列的信号线ASS(未图示)都被保持为0V-α(α＞传输门晶体管41的阈值电压Vth)的降压电位。由此，由于连接各子位线和主位线的由p沟道晶体管构成的传输门晶体管41成为导通状态，所以，处于各子位线和主位线被连接的状态。 

而且，信号线PC1以及/PC2被保持为0V。由此，由于预充电部16的n沟道晶体管16c以及16d成为截止状态，且p沟道晶体管16e以及16f成为导通状态，所以，主位线以及子位线被预充电为Vcc。 

(读出前准备) 

当产生了向存储器的访问时，首先信号线/PC2从0V上升为Vcc，并 且，被选择的子阵列的信号线ASS以及未被选择的子阵列的信号线ASS(未图示)从0V上升为Vcc。由此，由于由p沟道晶体管构成的传输门晶体管41成为截止状态，所以，所有的子位线从主位线断开。因此，所有的子位线从主位线电分离。从而，子位线以Vcc处于浮接状态。 

接着，信号线PC1从0V上升为Vcc。由此，由于n沟道晶体管16c以及16d成为导通状态，所以，主位线从Vcc被预充电为0V。然后，在主位线被充分预充电为0V之后，信号线PC1从Vcc下降为0V。因此，主位线以0V成为浮接状态。并且，通过对参照位线施加利用未图示的参照电位生成电路生成的参照电位，使得读出放大器2的节点SNB成为参照电位。另外，参照电位被设定为在后述的“L”数据读出动作时被输入到主位线的电位(0V)、和“H”数据读出动作时被输入到主位线的电位(约0.5V)的中间电位(例如约0.25V)。 

(读出动作) 

在读出动作中，首先，被选择的子阵列的选择字线WL从Vcc下降为0V。由此，与被写入到所选择的强电介质电容器33的数据(“L”数据或“H”数据)对应的电位(读出电压)，出现于被选择的子阵列的子位线。具体而言，例如在写入到强电介质电容器33的数据为“L”数据的情况下，Vcc(约1.8V)-约0.05V出现于子位线，并且，在写入强电介质电容器33的数据为“H”数据的情况下，Vcc(约1.8V)-约0.15V出现于子位线。 

这里，如上所述，由p沟道晶体管构成的电位放大晶体管42的阈值电压被设定为约-0.1V。此时，由于信号线PAS的电位为Vcc(约1.8V)，所以，当在子位线出现了与“L”数据对应的约1.75V电位的情况下，电位放大晶体管42的源极-栅极间的电位差Vgs变为约-0.05V。因此，由于电位放大晶体管42保持截止状态，所以，主位线的电位维持0V的状态。另一方面，当在子位线出现了与“H”数据对应的约1.65V电位的情况下，电位放大晶体管42的源极-栅极间的电位差Vgs变为约-0.15V。因此，由于电位放大晶体管42成为导通状态，所以，主位线的电位通过被拉向信号线PAS的电位(Vcc)而增加为约0.5V。即，在第二实施方式中，由于读出“L”数据时的主位线的电位(0V)和读出“H”数据时的主位线的电位(约0.5V)的电位差(约0.5V)，比读出“L”数据时的子位线的电位(约 1.75V)和读出“H”数据时的子位线的电位(约1.65V)的电位差(约0.1V)大，所以，可以说电位差被放大。另外，在该第二实施方式中与上述第一实施方式不同，由于出现于主位线的电位在“H”数据的时候(约0.5V)比“L”数据的时候(0V)高，所以，主位线的数据与子位线的数据不相反，而相同。 

而且，估计传达至主位线的读出电压传达到读出放大器2的节点SNT为止的时间，信号线SE从0V上升为Vcc，且信号线/SE从Vcc下降为0V。由此，由于读出放大器2的p沟道晶体管23成为导通状态，所以，被供给Vcc的电压。另外，由于n沟道晶体管24也成为导通状态，所以，被供给接地电位(0V)。由此，读出放大器2被激活。并且，进行传递主位线的电位(0V或约0.5V)的节点SNT的电位与传递参照电位(约0.25V)的节点SNB的电位的差动放大，从而进行来自强电介质电容器33的数据的读出。另外，在第二实施方式中与上述第一实施方式不同，通过在读出动作时与读出放大器2的同一极性侧的节点SNT连接，构成了主位线的数据和读出放大器2的数据不相反的结构。由此，能在读出放大器2中读出与子位线的数据(被写入到由所选择的强电介质电容器33构成的存储单元的数据)相同的数据。 

具体而言，例如在“L”数据被读出的情况下，由于节点SNB的电位变为约0.25V、节点SNT的电位变为约0V，所以，在读出放大器2中进行过放大之后，节点SNB的电位变为Vcc，节点SNT的电位变为0V。另一方面，在“H”数据被读出的情况下，由于节点SNB的电位成为约0.25V，节点SNT的电位成为约0.5V，所以，在读出放大器2中进行过放大之后，节点SNB的电位变为0V，节点SNT的电位变为Vcc。 

(读出数据的重写) 

之后，进行读出数据向由强电介质电容器33构成的存储单元的重写。首先，将被选择的子阵列的信号线ASS从Vcc降低为0V-α的降压电位。由此，由于传输门晶体管41变为导通状态，所以，主位线与被选择的子位线电连接。因此，节点SNT的电位(重写电位)经由主位线被传递给子位线。这里，在第二实施方式的重写动作时，与读出动作时同样，将主位线与同一极性侧的节点SNT连接。由此，与被读出的数据相同的数据 会经由子位线重写到由强电介质电容器33构成的存储单元中。 

另外，此时预先将信号线PAS的电位从Vcc降低为0V。由此，即使在与由p沟道晶体管构成的电位放大晶体管42的栅极连接的子位线的电位被设定为0V时，也可以抑制在电位放大晶体管42的源极-栅极之间产生超过阈值电压的电位差的情况，因此，可以抑制重写动作时电位放大晶体管42成为导通状态的情况。 

并且，在重写“H”数据的情况下，从节点SNT向所选择的子位线传递Vcc，且字线WL被设定为0V。由此，“H”数据被重写入强电介质电容器33。之后，字线从0V上升为Vcc。在重写“L”数据的情况下，从节点SNT向所选择的子位线传递0V，且字线WL被设定为Vcc。由此，“L”数据被重写入强电介质电容器33。之后，信号线SE从Vcc下降为0V，并且，信号线/SE从0V上升为Vcc。而且，信号线PAS从0V上升为Vcc，且信号线/PC2从Vcc下降为0V。通过这些动作，返回到待机状态。 

在第二实施方式中，如上所述，通过设置栅极与子位线连接且源极/漏极的一方与主位线连接、并在读出动作时根据子位线的电位控制主位线的电位的由p沟道晶体管构成的电位放大晶体管42，可以通过由一个p沟道晶体管构成的电位放大晶体管42，在读出动作时根据子位线的电位控制主位线的电位，因此，相应地可以抑制晶体管数量增加。由此，可抑制强电介质存储器芯片面积的增加。而且，第二实施方式中与上述第一实施方式不同，由于出现于主位线的电位在“H”数据时(约0.5V)比“L”数据时(0V)高，所以，主位线的数据不与子位线的数据相反，而是相同。因此，第二实施方式与上述第一实施方式不同，不需要设置反转部15的n沟道晶体管15a以及15b，所以，相应地可进一步控制强电介质存储器芯片面积的增加。 

另外，第二实施方式的其他效果与上述第一实施方式同样。 

(第三实施方式) 

图7是表示本发明的第三实施方式所涉及的强电介质存储器的存储单元阵列的选择以及非选择的子阵列的概略图。图8是表示图7所示的第三实施方式的强电介质存储器的读出放大器以及存储单元阵列的内部构成 的详细电路图。参照图7以及图8，对与上述第一实施方式不同的，通过n沟道晶体管51a～51e连接多个子阵列的子位线，并包括用于将非选择的子阵列与接地电位(固定电位)连接的n沟道晶体管52a以及52b的存储单元阵列50进行说明。 

如图7和图8所示，在该第三实施方式中，存储单元阵列50被分割为六个子阵列1～6。而且，在子阵列1～6中分别配置有子位线1～6。 

这里，第三实施方式中，在各个子位线1～6之间分别设置有用于连接各个子位线1～6的n沟道晶体管51a～51e。而且，在n沟道晶体管51a～51e的栅极分别设置有信号线SB1～SB5。并且，在由子阵列1～6构成的存储单元阵列50的两端，配置有用于将子位线1～6中的非选择子位线1、2、4～6与接地电位(固定电位)连接的n沟道晶体管52a以及52b。n沟道晶体管52a以及52b的栅极分别与信号线SB0以及SB6连接。而且，n沟道晶体管52a的源极/漏极的一方与子位线1连接，n沟道晶体管52a的源极/漏极的另一方与接地布线(GND布线)53a连接。并且，n沟道晶体管52b的源极/漏极的一方与子位线6连接，n沟道晶体管52b的源极/漏极的另一方与接地布线(GND布线)53b连接。其中，n沟道晶体管51a～51e是本发明的“第三晶体管”的一个例子。 

接着，参照图8和图9，对第三实施方式所涉及的强电介质存储器的待机时以及读出动作的前序准备进行说明。另外，在以下的动作说明中，选择了子阵列1～6中的子阵列3。而且，对于读出动作以及读出数据的重写而言，由于和上述第一实施方式相同，因此省略。 

(待机时) 

首先如图9所示，在待机时，信号线ASS1～ASS6全部被保持为Vcc+α(α＞传输门晶体管31的阈值电压Vth)的升压电位。由此，由于连接各子位线1～6和主位线的传输门晶体管31成为导通状态，所以，处于各子位线1～6和主位线连接的状态。 

而且，信号线SB1～SB5全都保持为Vcc。由此，由于配置在各子位线1～6之间的n沟道晶体管51a～51e成为导通状态，所以，处于所有的子位线1～6相连接的状态。 

并且，信号线TGR以及TGW全都被保持为Vcc+α(α＞n沟道晶体 管15a以及15b的阈值电压Vth)的升压电位。由此，处于SNB侧位线与主位线连接，且SNT侧位线与主位线连接的状态。 

而且，信号线PC1、/PC2、SB0以及SB6被保持为Vcc。由此，由于预充电部16的n沟道晶体管16c以及16d成为导通状态，且p沟道晶体管16e以及16f成为截止状态，并且，用于连接接地布线53a以及53b的n沟道晶体管52a以及52b也成为导通状态，所以，SNT侧位线、SNB侧位线、主位线以及子位线1～6被预充电为接地电位(0V)。 

(读出动作的前序准备) 

当产生了向存储器的访问时，首先信号线PC1从Vcc下降为0V，且子阵列1～6的信号线ASS1～6从Vcc下降为0V。由此，由于子位线1～6的传输门晶体管31成为截止状态，所以，子位线1～6从主位线断开。 

而且，所选择的子位线3两端的n沟道晶体管51b以及51c的信号线SB2以及SB3也分别从Vcc下降为0V。由此，连接子位线2和3的n沟道晶体管51b、连接子位线3和4的n沟道晶体管51c被设定为截止状态。因此，所选择的子位线3与未被选择的其他子位线1、2、4～6电分离。从而，被选择的子位线3以0V成为浮接状态。另一方面，信号线SB0、1、4～6维持Vcc的状态。由此，未被选择的子阵列1、2的子位线1、2通过接地布线53a而与接地电位(0V)连接，且未被选择的子阵列4～6的子位线4～6通过接地布线53b而与接地电位(0V)连接。 

接着，信号线/PC2从Vcc下降为0V。由此，由于p沟道晶体管16e以及16f成为导通状态，所以，主位线经由SNT侧位线以及SNB侧位线从0V被预充电为Vcc。而且，在主位线被充分预充电为Vcc之后，信号线/PC2从0V上升为Vcc。接着，信号线TGW从Vcc下降为0V。由此，由于n沟道晶体管15a成为截止状态，所以，SNT侧位线和主位线电分离。因此，主位线以Vcc(约1.8V)成为浮接状态。另外，通过对SNT侧位线施加利用未图示的参照电位生成电路生成的参照电位，使得读出放大器2的节点SNT成为参照电位。另外，参照电位被设定为在“L”数据读出动作时被输入到主位线的电位、和“H”数据读出动作时被输入到主位线的电位的中间电位。 

在第三实施方式中，如上所述，通过设置相互连接子位线1～6的n 沟道晶体管51a～51e，且构成为在读出动作时经由n沟道晶体管51a连接非选择的子阵列1、2的子位线1、2，并经由n沟道晶体管51d和51e连接非选择的子阵列4～6的子位线4～6，由此，可以将未被选择的子位线1、2以及4～6与存储单元阵列50两端的接地电位连接。由此，可防止未被选择的子位线1、2以及4～6成为浮接状态。结果，由于可以防止噪声在子位线中传播，所以，能抑制干扰(disturb)现象。而且，通过将接地布线53a以及53b配置在存储单元阵列50的两端，即使在子阵列的数量增加了的情况下，固定电位(接地布线53a以及53b)的数量也只要两个即可，因此，可以抑制包括多个子阵列的存储单元阵列50的芯片面积增加。 

而且，在第三实施方式中如上所述，通过设置被配置于存储单元阵列50的两端、并与接地布线53a以及53b连接的n沟道晶体管52a和52b，且在读出动作时，将通过n沟道晶体管51a、51d以及51e而连接的非选择子阵列1、2、4～6的子位线1、2、4～6，经由n沟道晶体管52a和52b与接地布线53a以及53b连接，由此，可容易地将多个非选择的子阵列1、2、4～6的子位线1、2、4～6与存储单元阵列50的两端接地。 

并且，在第三实施方式中如上所述，通过在读出动作时使配置在所选择的子阵列3的子位线3两端的n沟道晶体管51b以及51c处于截止状态，且使位于未被选择的子位线1、2、4～6之间的n沟道晶体管51a、51d以及51e处于导通状态，由此，能一边将所选择的子位线3与未被选择的子位线1、2、以及4～6电分离，一边将未被选择的子位线1、2、4～6通过n沟道晶体管51a、51d以及51e与存储单元阵列50两端的接地布线53a以及53b连接。 

另外，第三实施方式的其他效果与上述第一实施方式同样。 

(第四实施方式) 

参照图1、图2以及图10，对第四实施方式所涉及的强电介质存储器的构成进行说明。其中，在该第四实施方式中，作为本发明存储器的一个例子，对单纯矩阵型强电介质存储器进行说明。 

第四实施方式的单纯矩阵型强电介质存储器的整体构成以及存储单 元阵列100的构成，与图1和图2所示的上述第一实施方式相同。 

如图10所示，在第四实施方式中，存储单元阵列100顺次与预充电部115、由p沟道晶体管构成的电位放大晶体管116、传输门晶体管117和读出放大器102连接。其中，电位放大晶体管116是本发明的“第四晶体管”的一个例子。在存储单元阵列100的子阵列中配置有子位线。子位线上分别设置有：用于连接主位线和子位线的由n沟道晶体管构成的传输门晶体管131、用于根据子位线的电位控制主位线的电位的由n沟道晶体管构成的电位放大晶体管132。其中，电位放大晶体管132是本发明的“第一晶体管”的一个例子。 

该传输门晶体管131其源极/漏极的一方与主位线连接，且源极/漏极的另一方与子位线连接。传输门晶体管131的栅极与信号线ASS1连接。并且，该传输门晶体管131在读出动作时成为截止状态。其中，该传输门晶体管131是本发明的“第五晶体管”的一个例子。 

而且，在第四实施方式中，电位放大晶体管132其源极/漏极的一方与主位线连接，且源极/漏极的另一方与信号线PAS 1连接，并且，栅极与子位线连接。另外，电位放大晶体管132的栅极经由子位线与传输门晶体管131的源极/漏极的另一方连接。该电位放大晶体管132的阈值电压被设定为：在写入到强电介质电容器133的数据为“H”数据的情况下，以出现于子位线的电位(约0.15V)成为导通状态，并且在写入到强电介质电容器133的数据为“L”数据的情况下，以出现于子位线的电位(约0.05V)成为截止状态的值(例如约0.1V)。而且，“H”数据以及“L”数据分别是本发明的“第一数据”以及“第二数据”的一个例子。 

预充电部115包括：用于预充电为接地电位的预充电部115a、和用于预充电为电源电位(Vcc)的预充电部115b。预充电部115a由连接在主位线与接地电位之间的n沟道晶体管115c、和连接在SNB侧位线与接地电位之间的n沟道晶体管115d构成。N沟道晶体管115c以及115d的栅极与信号线PC1连接。预充电部115d由连接在主位线与电源电位(Vcc)之间的p沟道晶体管115e、连接在SNB侧位线与电源电位(Vcc)之间的p沟道晶体管115f构成。P沟道晶体管115e以及115f的栅极与信号线/PC2连接。 

另外，在第四实施方式中，电位放大晶体管116由极性与n沟道晶体管所构成的电位放大晶体管132相反的p沟道晶体管构成，并且，被设置成用于根据主位线的电位控制SNT侧位线的电位。该电位放大晶体管116其源极/漏极的一方与信号线PAS2连接，且源极/漏极的另一方与SNT侧位线连接，并且，栅极与主位线连接。该电位放大晶体管116的阈值电压被设定为：在写入到强电介质电容器133的数据为“H”数据的情况下，以出现于主位线的电位(约1.3V)成为导通状态，并且，在写入到强电介质电容器133的数据为“L”数据的情况下，以出现于主位线的电位(约1.8V)成为截止状态的值(例如约-0.25V)。 

读出放大器102通过两个CMOS反相器电路121和122的输入输出相互交叉耦合连接而构成。CMOS反相器电路121由p沟道晶体管121a以及n沟道晶体管121b构成，并且，CMOS反相器电路122由p沟道晶体管122a以及n沟道晶体管122b构成。而且，p沟道晶体管121a以及122a一方的源极/漏极通过p沟道晶体管123与电源电位(Vcc)连接。n沟道晶体管121b以及122b一方的源极/漏极通过n沟道晶体管124被接地。P沟道晶体管123的栅极以及n沟道晶体管124的栅极分别与信号线/SE以及SE连接。并且，p沟道晶体管122a以及n沟道晶体管122b的栅极与节点SNB连接，且p沟道晶体管121a以及n沟道晶体管121b的栅极与节点SNT连接。另外，SNB侧位线与节点SNB连接，并且，SNT侧位线与节点SNT连接。 

接着，参照图11，对第四实施方式所涉及的强电介质存储器的待机时、读出动作的前序准备、读出动作以及读出数据的重写动作进行说明。另外，在以下的动作说明中，选择了四个子阵列中与读出放大器102邻接的子阵列。 

(待机时) 

首先如图11所示，在待机时，被选择的子阵列的信号线ASS1以及未被选择的子阵列的信号线ASS1(未图示)都被保持为Vcc+α(α＞传输门晶体管131的阈值电压Vth)的升压电位。由此，由于连接各子位线和主位线的传输门晶体管131成为导通状态，所以，处于各子位线和主位线被连接的状态。 

另外，信号线ASS2也同样被保持为Vcc+α的升压电位。由此，由于连接读出放大器102的节点SNT和主位线的传输门晶体管117成为导通状态，所以，处于读出放大器102的节点SNT和主位线连接的状态。 

而且，信号线PC1以及/PC2被保持为Vcc。由此，由于预充电部115的n沟道晶体管115c以及115d成为导通状态，且p沟道晶体管115e以及115f成为截止状态，所以，SNB侧位线、主位线以及子位线被预充电为接地电压(0V)。 

(读出前准备) 

当产生了向强电介质存储器的访问时，首先信号线PC1从Vcc下降为0V，并且，被选择的子阵列的信号线ASS1以及未被选择的子阵列的信号线ASS 1(未图示)从Vcc下降为0V。由此，由于传输门晶体管131成为截止状态，所以，所有的子位线从主位线断开。因此，所有的子位线从主位线电分离。从而，子位线以0V处于浮接状态。 

而且，信号线ASS2同时从Vcc下降为0V。由此，由于传输门晶体管117成为截止状态，所以，读出放大器102的节点SNT从主位线断开。因此，主位线以0V处于浮接状态。 

接着，信号线/PC2从Vcc下降为0V。由此，由于p沟道晶体管115e以及115f成为导通状态，所以，SNB侧位线以及主位线从0V预充电为Vcc。而且，在主位线被充分预充电为Vcc之后，信号线/PC2从0V上升为Vcc。因此，主位线以Vcc(约1.8V)成为浮接状态。而且，信号线PAS2从0V上升为Vcc。并且，通过对SNB侧位线施加利用未图示的参照电位生成电路生成的参照电位，使得读出放大器102的节点SNB成为参照电位。另外，参照电位被设定为在后述的“L”数据读出动作时被输入到SNT侧位线的电位(约0V)、和“H”数据读出动作时被输入到SNT侧位线的电位(约1.0V)的中间电位(例如约为0.5V)。另一方面，通过SNT侧位线与接地电位(0V)连接，将读出放大器102的节点SNT设定为接地电位(0V)。然后，SNT侧位线以约0V处于浮接状态。 

(读出动作) 

在读出动作中，首先，被选择的子阵列的选择字线WL从0V上升为Vcc。由此，与被写入到所选择的强电介质电容器133的数据(“L”数据或 “H”数据)对应的电位(读出电压)，出现于被选择的子阵列的子位线。具体而言，例如在写入到强电介质电容器133的数据为“L”数据的情况下，约0.05V出现于子位线，并且，在写入强电介质电容器133的数据为“H”数据的情况下，约0.15V出现于子位线。 

这里，如上所述，由n沟道晶体管构成的电位放大晶体管132的阈值电压被设定为约0.1V。此时，由于信号线PAS1的电位为0V，所以，当在子位线出现了与“L”数据对应的约0.05V电位的情况下，电位放大晶体管132的源极-栅极间的电位差Vgs变为约0.05V。因此，由于电位放大晶体管132保持截止状态，所以，主位线的电位维持Vcc(约1.8V)的状态。另一方面，当在子位线出现了与“H”数据对应的约0.15V电位的情况下，电位放大晶体管132的源极-栅极间的电位差Vgs变为约0.15V。因此，由于电位放大晶体管132成为导通状态，所以，主位线的电位通过被拉向信号线PAS1的电位(0V)而减小为约1.3V。即，在第四实施方式中，由于读出“L”数据时的主位线的电位(约1.8V)和读出“H”数据时的主位线的电位(约1.3V)的电位差(约0.5V)，比读出“L”数据时的子位线的电位(约0.05V)和读出“H”数据时的予位线的电位(约0.15V)的电位差(约0.1V)大，所以，可以说电位差被放大。 

而且，在第四实施方式中，由p沟道晶体管构成的电位放大晶体管116的阈值电压被设定为约-0.25V。并且，由于信号线PAS2的电位为Vcc(约1.8V)，所以，在主位线的电位被维持成与“L”数据对应的约1.8V时，电位放大晶体管116的源极-栅极间的电位差Vgs成为约0V。因此，电位放大晶体管116为截止状态不变，所以，SNT侧位线的电位维持约0V不变。另一方面，在主位线出现了与“H”数据对应的约1.3V的电位时，电位放大晶体管116的源极-栅极间的电位差Vgs成为约-0.5V。因此，由于电位放大晶体管116成为导通状态，所以，SNT侧位线的电位通过被拉向信号线PAS2的电位(1.8V)而从0V增加到约1.0V。即，在第四实施方式中，读出“L”数据时的SNT侧位线的电位(约0V)与读出“H”数据时的SNT侧位线的电位(约1.0V)的电位差(约1.0V)，比读出“L”数据时的主位线的电位(约1.8V)和读出“H”数据时的主位线的电位(约1.3V)的电位差(约0.5V)大，因此，可以说电位差被放大。 

而且，估计传达至SNT侧位线的读出电压传达到读出放大器102的节点SNT为止的时间，信号线SE从0V上升为Vcc，并且，信号线/SE从Vcc下降为0V。由此，由于读出放大器102的p沟道晶体管123成为导通状态，所以，被供给Vcc的电压。并且，由于n沟道晶体管124也成为导通状态，所以，被供给接地电位(0V)。由此，读出放大器102被激活。并且，进行传递SNT侧位线的电位(约0V或约1.8V)的节点SNT的电位与传递参照电位(约0.9V)的节点SNB的电位的差动放大，从而进行来自强电介质电容器133的数据的读出。 

具体而言，例如在“L”数据被读出的情况下，由于节点SNT的电位变为约0V、节点SNB的电位变为约0.5V，所以，在读出放大器102中进行过放大之后，节点SNT的电位变为0V，节点SNB的电位变为Vcc。另一方面，在“H”数据被读出的情况下，由于节点SNT的电位成为约1.0V，节点SNB的电位成为约0.5V，所以，在读出放大器102中进行过放大之后，节点SNT的电位变为Vcc，节点SNB的电位变为0V。 

(读出数据的重写) 

之后，进行读出数据向由强电介质电容器133构成的存储单元的重写。首先，将信号线ASS2从0V上升为Vcc+α的升压电位。由此，由于传输门晶体管117变为导通状态，所以，读出放大器102的节点SNT和主位线被电连接。而且，将所选择的子阵列的信号线ASS1从0V上升为Vcc+α的升压电位。由此，由于传输门晶体管131成为导通状态，所以，主位线和被选择的子位线电连接。因此，节点SNT的电位(重写电位)经由主位线被传递给子位线。 

另外，此时预先将信号线PAS1的电位从0V上升为Vcc。由此，即使在与电位放大晶体管132的栅极连接的子位线的电位被设定为Vcc时，也可以抑制在电位放大晶体管132的源极-栅极之间产生超过阈值电压的电位差的情况，因此，可以抑制重写动作时电位放大晶体管132成为导通状态的情况。 

而且，同样地将信号线PAS2的电位从Vcc降低为0V。由此，即使在与电位放大晶体管116的栅极连接的主位线的电位被设定为0V时，也可以抑制在电位放大晶体管116的源极-栅极之间产生超过阈值电压的电 位差的情况，因此，可以抑制重写动作时电位放大晶体管116成为导通状态的情况。 

并且，在重写“L”数据的情况下，从节点SNT向所选择的子位线传递0V，并且，字线WL被设定为Vcc。由此，“L”数据被重写入强电介质电容器133。之后，字线WL从Vcc下降为0V。在重写“H”数据的情况下，从节点SNT向所选择的子位线传递Vcc，并且，字线WL被设定为0V。由此，“H”数据被重写入强电介质电容器133。之后，信号线SE从Vcc下降为0V，并且，信号线/SE从0V上升为Vcc。而且，信号线PAS1从Vcc降低为0V，且信号线PC1从0V上升为Vcc。通过这些动作，返回到待机状态。 

在第四实施方式中，如上所述，通过设置电位放大晶体管116，其栅极与主位线连接且源极/漏极的另一方与SNT侧位线连接，并在读出动作时根据主位线的电位控制SNT侧位线的电位，由极性与n沟道晶体管所构成的电位放大晶体管132相反的p沟道晶体管构成，从而在读出动作时从子位线读出到主位线的电位被由n沟道晶体管构成的电位放大晶体管132放大之后，进一步还被由极性相反的p沟道晶体管构成的电位放大晶体管116放大，因此，可以缩短通过读出放大器102将主位线的电位驱动到差动放大所需要的电位为止的时间。由此，能缩短单纯矩阵型强电介质存储器的读出动作所需要的时间。 

并且，在第四实施方式中，通过设置由n沟道晶体管构成的电位放大晶体管132以及由p沟道晶体管构成的电位放大晶体管116，在子位线出现了与“H”数据对应的电位时，因为通过电位放大晶体管132在主位线出现与“L”数据对应的电位，因此，通过电位放大晶体管116会在SNT侧位线出现与“H”数据对应的电位，并且，在子位线出现了与“L”数据对应的电位时，由于通过电位放大晶体管132在主位线出现与“H”数据对应的电位，因此，通过电位放大晶体管116会在SNT侧位线出现与“L”数据对应的电位。由此，即使在利用电位放大晶体管132以及116进行了放大的情况下，也可以抑制出现于子位线的数据、和传递到读出放大器102的出现于SNT侧位线的数据变为相反。 

另外，在第四实施方式中，通过将电位放大晶体管132构成为具有在 “H”数据读出动作时成为导通状态，且在“L”数据读出动作时成为截止状态那样的阈值电压(约0.1V)，可以在读出动作时根据输入到电位放大晶体管132的栅极的子位线的电位，切换电位放大晶体管132的导通/截止状态，因此，可容易地通过与主位线连接的电位放大晶体管132的源极/漏极的一方，控制主位线的电位。由此，通过检测出主位线的电位，可容易地进行被写入到强电介质电容器133的“H”数据以及“L”数据的读出。 

并且，在第四实施方式中，通过设置与电位放大晶体管132的源极/漏极的另一方连接的信号线PAS1，并构成为在读出动作时以Vcc(约1.8V)使主位线处于浮接状态，并以0V保持信号线PAS1，在子位线出现了与“H”数据对应的电位(约0.15V)的情况下，通过电位放大晶体管132成为导通状态，由此，主位线与信号线PAS1连接，使得主位线的电位通过被拉向信号线PAS1的电位而减少为约1.3V。另外，在子位线出现了与“L”数据对应的电位(约0.05V)的情况下，通过电位放大晶体管132保持截止状态不变，主位线的电位被维持Vcc(约1.8V)的状态。通过上述方法，可以将出现于子位线的约0.1V的电位差放大至约0.5V，并传递给主位线。 

此外，在第四实施方式中，通过在重写动作时将信号线PAS1的电位从0V上升为Vcc，可以在重写动作时抑制电位放大晶体管132成为导通状态。由此，由于可以抑制主位线与信号线PAS1电连接，所以，可以抑制因主位线的电位被拉向PAS1的电位而降低的情况。 

另外，在第四实施方式中，通过设置源极/漏极的另一方与子位线连接，且源极/漏极的一方与主位线连接的由n沟道晶体管构成的传输门晶体管131，并且，将传输门晶体管131设置成在读出动作时成为截止状态，且在重写动作时成为导通状态，由此，可以在重写动作时将主位线与子位线电连接，来进行数据的写入。 

(第五实施方式) 

该第五实施方式与上述第四实施方式不同，由p沟道晶体管构成传输门晶体管119、传输门晶体管141、电位放大晶体管142，由n沟道晶体管构成电位放大晶体管118，参照图12对该情况进行说明。 

在该第五实施方式的强电介质存储器中，如图12所示，由n沟道晶 体管构成的电位放大晶体管118、由p沟道晶体管构成的传输门晶体管119、预充电部115和读出放大器102顺次与存储单元阵列100连接。其中，电位放大晶体管118是本发明的“第四晶体管”的一个例子。在存储单元阵列100的子阵列中配置有子位线。子位线上分别设置有：用于连接主位线和子位线的由p沟道晶体管构成的传输门晶体管141、和根据子位线的电位控制主位线的电位的由p沟道晶体管构成的电位放大晶体管142。其中，电位放大晶体管142是本发明的“第一晶体管”的一个例子。 

该传输门晶体管141其源极/漏极的一方与主位线连接，且源极/漏极的另一方与子位线连接。传输门晶体管141的栅极与信号线ASS1连接。并且，该传输门晶体管141在读出动作时成为截止状态。其中，该传输门晶体管141是本发明的“第五晶体管”的一个例子。 

而且，在第五实施方式中，电位放大晶体管142其源极/漏极的一方与主位线连接，且源极/漏极的另一方与信号线PAS1连接，并且，栅极与子位线连接。另外，电位放大晶体管142的栅极经由子位线与传输门晶体管141的源极/漏极的另一方连接。该电位放大晶体管142的阈值电压被设定为：在写入到强电介质电容器133的数据为“L”数据的情况下，以出现于子位线的电位(约1.75V)成为截止状态，并且，在写入到强电介质电容器133的数据为“H”数据的情况下，以出现于子位线的电位(约1.65V)成为导通状态的值(例如约-0.1V)。而且，“H”数据以及“L”数据分别是本发明的“第一数据”以及“第二数据”的一个例子。 

另外，在第五实施方式中，电位放大晶体管118由极性与p沟道晶体管所构成的电位放大晶体管142相反的n沟道晶体管构成，并且，被设置成用于根据主位线的电位控制SNB侧位线的电位。该电位放大晶体管118其源极/漏极的一方与信号线PAS2连接，且源极/漏极的另一方与SNB侧位线连接，并且，栅极与主位线连接。该电位放大晶体管118的阈值电压被设定为：在写入到强电介质电容器133的数据为“H”数据的情况下，以出现于主位线的电位(约0.5V)成为导通状态，并且，在写入到强电介质电容器133的数据为“L”数据的情况下，以出现于主位线的电位(约0V)成为截止状态的值(例如约0.25V)。 

此外，第五实施方式其他的构成与上述第四实施方式同样。 

接着，参照图13，对第五实施方式所涉及的强电介质存储器的待机时、读出动作的前序准备、读出动作以及读出数据的重写动作进行说明。另外，在以下的动作说明中，选择了四个子阵列中与读出放大器102邻接的子阵列。 

(待机时) 

首先如图13所示，在待机时，被选择的子阵列的信号线ASS1以及未被选择的子阵列的信号线ASS1(未图示)都被保持为0V-α(α＞传输门晶体管141的阈值电压Vth的绝对值)的降压电位。由此，由于连接各子位线和主位线的由p沟道晶体管构成的传输门晶体管141成为导通状态，所以，处于各子位线和主位线被连接的状态。 

另外，信号线ASS2也同样被保持为0V-α。由此，连接读出放大器102的节点SNT和主位线的传输门晶体管119成为导通状态，所以，成为读出放大器102的节点SNT与主位线连接的状态。 

而且，信号线PC1以及/PC2被保持为Vss(0V)。由此，由于预充电部115的n沟道晶体管115c以及115d成为截止状态，且p沟道晶体管115e以及115f成为导通状态，所以，SNB侧位线、主位线以及子位线被预充电为Vcc(1.8V)。 

(读出前准备) 

当产生了向存储器的访问时，首先信号线/PC2从0V上升为Vcc，并且，被选择的子阵列的信号线ASS1以及未被选择的子阵列的信号线ASS1(未图示)从0V-α上升为Vcc。由此，由于由p沟道晶体管构成的传输门晶体管141成为截止状态，所以，所有的子位线从主位线断开。因此，所有的子位线从主位线电分离。从而，子位线以Vcc处于浮接状态。 

而且，信号线ASS2同时从0V-α上升为Vcc。由此，由于传输门晶体管119成为截止状态，所以，读出放大器102的节点SNT从主位线断开。因此，主位线以Vcc处于浮接状态。 

接着，信号线PC1从0V上升为Vcc。由此，由于n沟道晶体管115c以及115d成为导通状态，所以，SNB侧位线以及主位线从Vcc被预充电为0V。而且，在主位线被充分预充电为0V之后，信号线PC1从Vcc下降为0V。因此，主位线以0V成为浮接状态。然后，信号线PAS2从Vcc 下降为0V。并且，通过对SNT侧位线施加利用未图示的参照电位生成电路生成的参照电位，使得读出放大器102的节点SNT成为参照电位。另外，参照电位被设定为在后述的“L”数据读出动作时被输出到SNB侧位线的电位(约1.8V)、和“H”数据读出动作时被输出到SNB侧位线的电位(约0.8V)的中间电位(例如约1.3V)。另一方面，通过SNB侧位线与Vcc连接，读出放大器102的节点SNB被设定为Vcc。之后，SNB侧位线以Vcc处于浮接状态。 

(读出动作) 

在读出动作中，首先，被选择的子阵列的选择字线WL从Vcc下降为0V。由此，与被写入到所选择的强电介质电容器133的数据(“L”数据或“H”数据)对应的电位(读出电压)，出现于被选择的子阵列的子位线。具体而言，例如在写入到强电介质电容器133的数据为“L”数据的情况下，Vcc-约0.05V(约1.75V)出现于子位线，并且，在写入强电介质电容器133的数据为“H”数据的情况下，Vcc-约0.15V(约1.65V)出现于子位线。 

这里，如上所述，由p沟道晶体管构成的电位放大晶体管142的阈值电压被设定为约-0.1V。此时，由于信号线PAS1的电位为Vcc，所以，当在子位线出现了与“L”数据对应的Vcc-约0.05V(约1.75V)电位的情况下，电位放大晶体管142的源极-栅极间的电位差Vgs变为约-0.05V。因此，由于电位放大晶体管142保持截止状态，所以，主位线的电位维持0V的状态。另一方面，当在子位线出现了与“H”数据对应的Vcc-约0.15V(约1.65V)电位的情况下，电位放大晶体管142的源极-栅极间的电位差Vgs变为约-0.15V。因此，由于电位放大晶体管142成为导通状态，所以，主位线的电位通过被拉向信号线PAS1的电位(Vcc)而进一步增加为约0.5V。即，在第五实施方式中，由于读出“L”数据时的主位线的电位(0V)和读出“H”数据时的主位线的电位(约0.5V)的电位差(约0.5V)，比读出“L”数据时的子位线的电位Vcc-约0.05V(约1.75V)和读出“H”数据时的子位线的电位Vcc-约0.15V(约1.65V)的电位差(约0.1V)大，所以，可以说电位差被放大。 

另外，在第五实施方式中，由n沟道晶体管构成的电位放大晶体管118的阈值电压被设定为约0.25V。而且，由于信号线PAS2的电位为0V，所 以，在主位线的电位被维持为与“L”数据对应的约0V时，电位放大晶体管118的源极-栅极之间的电位差Vgs成为约0V。因此，由于电位放大晶体管118保持截止状态不变，所以，SNB侧位线的电位维持约1.8V不变。另一方面，当在主位线出现了与“H”数据对应的约0.5V的电位时，电位放大晶体管118的源极-栅极之间的电位Vgs成为约0.5V。因此，由于电位放大晶体管118成为导通状态，所以，SNB侧位线的电位通过被拉向信号线PAS2的电位(0V)而从Vcc减少为约0.8V。即，在第五实施方式中，由于读出“L”数据时的SNB侧位线的电位(约1.8V)和读出“H”数据时的SNB侧位线的电位(约0.8V)的电位差(约1.0V)，比读出“L”数据时的主位线的电位(约0V)和读出“H”数据时的主位线的电位(约0.5V)的电位差(约0.5V)大，所以，可以说电位差被放大。 

而且，估计传达至SNB侧位线的读出电压传达到读出放大器102的节点SNB为止的时间，信号线SE从0V上升为Vcc，且信号线/SE从Vcc下降为0V。由此，由于读出放大器102的p沟道晶体管123成为导通状态，所以，被供给Vcc的电压。另外，由于n沟道晶体管124也成为导通状态，所以，被供给接地电位(0V)。由此，读出放大器102被激活。并且，进行传递SNB侧位线的电位(约1.8V或约0.8V)的节点SNB的电位与传递参照电位(约1.3V)的节点SNT的电位的差动放大，从而进行来自强电介质电容器133的数据的读出。 

另外，在第五实施方式中与上述第四实施方式不同，在读出动作时，将读出放大器102的相反极性侧的节点SNB连接到电位放大晶体管118的源极/漏极的一方，该电位放大晶体管118其栅极和主位线连接，从而构成了主位线的数据和读出放大器102的数据相反的结构。由此，即使在主位线的数据和子位线的数据相反的情况下，也能在读出放大器102中读出与子位线的数据(被写入到由所选择的强电介质电容器133构成的存储单元的数据)相同的数据。 

具体而言，例如在“L”数据被读出的情况下，由于节点SNB的电位变为约1.8V、节点SNT的电位变为约1.3V，所以，在读出放大器102中进行过放大之后，节点SNB的电位变为约1.8V，节点SNT的电位变为0V。另一方面，在“H”数据被读出的情况下，由于节点SNB的电位成为约0.8V， 节点SNT的电位成为约1.3V，所以，在读出放大器102中进行过放大之后，节点SNB的电位变为0V，节点SNT的电位变为约1.8V。 

(读出数据的重写) 

之后，进行读出数据向由强电介质电容器133构成的存储单元的重写。首先，将信号线ASS2从Vcc降低为0V-α的降压电位。由此，由于传输门晶体管119变为导通状态，所以，读出放大器102的节点SNT和主位线被电连接。然后，将所选择的子阵列的信号线ASS1从Vcc降低为0V-α的降压电位。由此，由于传输门晶体管141成为导通状态，所以，主位线和被选择的子位线电连接。因此，节点SNT的电位(重写电位)经由主位线被传递给子位线。 

这里，在第五实施方式的重写动作时与读出动作时不同，将主位线与同一极性侧的节点SNT连接。由此，与被读出的数据相同的数据通过子位线重写入由强电介质电容器133构成的存储单元。 

另外，此时预先将信号线PAS1的电位从Vcc降低为0V。由此，即使在与由p沟道晶体管构成的电位放大晶体管142的栅极连接的子位线的电位被设定为0V时，也可以抑制在电位放大晶体管142的源极-栅极之间产生超过阈值电压的电位差的情况，因此，可以抑制重写动作时电位放大晶体管142成为导通状态的情况。 

而且，同样地将信号线PAS2的电位从0V上升为Vcc。由此，即使在与由n沟道晶体管构成的电位放大晶体管118的栅极连接的主位线的电位被设定为Vcc时，也可以抑制在电位放大晶体管118的源极-栅极之间产生超过阈值电压的电位差的情况，因此，可以抑制重写动作时电位放大晶体管118成为导通状态的情况。 

并且，在重写“H”数据的情况下，从节点SNT向所选择的子位线传递Vcc，并且，字线WL被设定为0V。由此，“H”数据被重写入强电介质电容器133。之后，字线WL从0V上升为Vcc。在重写“L”数据的情况下，从节点SNT向所选择的子位线传递0V，并且，字线WL被设定为Vcc。由此，“L”数据被重写入强电介质电容器133。之后，信号线SE从Vcc下降为0V，且信号线/SE从0V上升为Vcc。而且，信号线PAS1从0V上升为Vcc，且信号线/PC2从Vcc下降为0V。通过这些动作，返回到待机状 态。 

另外，第五实施方式的效果与上述第四实施方式相同。 

此外，这次所公开的实施方式全都是举例说明，不应该认为是对本发明的限定。本发明的范围不是上述实施方式的说明，而是由技术方案的范围表示，进而与技术方案的范围相等以及在权利要求范围内的变更。 

例如，在上述实施方式中举例说明了将本发明应用于单纯矩阵型强电介质存储器的情况，但本发明不限定于此，还可应用于单纯矩阵型强电介质存储器之外的具有其他位线阶层构造的存储器。 

而且，在上述第一、第二和第三实施方式中利用了分割为六个子阵列的存储单元阵列，但本发明不限定于此，只要采用能分割为两个以上的存储单元阵列即可。 

另外，在上述第一和第二实施方式中，对数据的读出动作和重写动作进行了说明，但数据的写入可以通过与重写动作相同的方法来进行。 

而且，举例说明了通过在上述第一实施方式中，将由n沟道晶体管构成的电位放大晶体管32的阈值电压设定为约0.1V，且在上述第二实施方式中，将由p沟道晶体管构成的电位放大晶体管42的阈值电压设定为约-0.1V，由此，在读出“L”数据的情况下，电位放大晶体管32以及42成为完全截止的状态，但本发明不限定于此，也可以通过降低由n沟道晶体管构成的电位放大晶体管的阈值电压，或提高由p沟道晶体管构成的电位放大晶体管的阈值电压，来提高导通状态下的(“H”数据读出时的)驱动能力。另外，在该情况下，“L”数据被读出时电位放大晶体管成为弱的导通状态。如此进行构成，可以提高使“H”数据读出时的主位线的电位变化的速度。另一方面，如果使电位放大晶体管的阈值电压过于降低(由n沟道晶体管构成的电位放大晶体管的情况)或过于升高(由p沟道晶体管构成的电位放大晶体管的情况)，则由于读出“L”数据时的电位放大晶体管的导通状态变强，和读出“H”数据时的电位放大晶体管的导通状态之差消失，所以，电位的增大变得困难。考虑到这一点，本申请的发明者通过模拟实验进行计算而得到的结果是，优选将由n沟道晶体管构成的电位放大晶体管的阈值电压设定为约0.1V～约-0.2V，由p沟道晶体管构成的电位放大晶体管的阈值电压设定为约-0.1V～约0.2V。 

而且，在上述第三实施方式中，作为用于连接主位线和子位线的晶体管、用于连接子位线之间的晶体管、以及用于将子位线与接地布线连接的晶体管使用了n沟道晶体管，但本发明不限定于此，也可以使用p沟道晶体管作为这些晶体管。 

Claims (16)

1.一种存储器，其中具备：

存储单元阵列，其包括多个子阵列；

字线，其配置于所述存储单元阵列；

主位线，其与所述字线交叉配置；

子位线，其配置于各个子阵列，被设置成能与所述主位线连接；

存储部，其连接在所述字线与所述子位线之间；

第一晶体管，其栅极与所述子位线连接，并且源极和漏极中的一个与所述主位线连接，该第一晶体管被配置为在读出动作时根据所述子位线的电位控制所述主位线的电位；和

第二晶体管，其源极和漏极中的一个与所述子位线连接，并且源极和漏极中的另一个与所述主位线连接，所述第二晶体管被配置为在读出动作时为截止状态，并且在写入动作时为导通状态。

2.根据权利要求1所述的存储器，其特征在于，

所述第一晶体管具有阈值电压，从而所述第一晶体管：当第一数据值存储于所述存储部时基于在读出动作时所述子位线上的第一电位而处于导通状态，并且当第二数据值存储于所述存储部时基于在读出动作时所述子位线上的第二电位而处于截止状态、或比所述导通状态弱的弱导通状态。

3.根据权利要求2所述的存储器，其特征在于，

还具备与所述第一晶体管的源极和漏极中的另一个连接的信号线，其中所述第一晶体管是将所述子位线的电位差放大后传递给所述主位线的电位放大晶体管，所述存储器被配置为设定所述信号线的电位，使得所述信号线的电位与所述主位线的电位之间的电位差大于所述子位线的所述第一电位与所述子位线的所述第二电位之间的电位差。

4.根据权利要求3所述的存储器，其特征在于，

所述存储器进一步被配置为：设定所述信号线的电位，使得在写入动作时所述第一晶体管截止。

5.根据权利要求1所述的存储器，其特征在于，

还具备第三晶体管，其配置在第一子阵列的第一子位线和第二子阵列的第二子位线之间，

其中所述第三晶体管被配置为：将所述第一子位线与另一子位线选择性地耦合，

所述存储器被配置为：至少在读出动作时，将所述第一子位线经由所述第三晶体管与固定电位选择性地耦合；以及至少在读出动作时，将所述第二子位线与所述第一子位线电分离。

6.根据权利要求1所述的存储器，其特征在于，

还具备反转部，被配置为在所述主位线上提供极性与从所述存储部读出到所述主位线的第二值相反的第一值。

7.根据权利要求1所述的存储器，其特征在于，

还具备：

读出放大器；以及

第四晶体管，其栅极与所述主位线连接，并且源极和漏极中的一个与读出放大器的节点连接，其中所述第四晶体管被配置为：在读出动作时根据所述主位线的电位控制所述读出放大器的节点的电位。

8.根据权利要求7所述的存储器，其特征在于，

所述第一晶体管和所述第四晶体管的至少一个被配置为对电位进行放大。

9.根据权利要求7所述的存储器，其特征在于，

所述第一晶体管具有阈值电压，从而所述第一晶体管：当第一数据值存储于所述存储部时基于在读出动作时所述子位线上的第一电位而处于导通状态，并且当第二数据值存储于所述存储部时基于在读出动作时所述子位线上的第二电位而处于截止状态、或比所述导通状态弱的弱导通状态。

10.根据权利要求7所述的存储器，其特征在于，

还具备与所述第一晶体管的源极和漏极中的另一个连接的信号线，其中所述第一晶体管是将所述子位线的电位差放大后传递给所述主位线的电位放大晶体管，所述存储器被配置为设定所述信号线的电位，使得所述信号线的电位与所述主位线的电位之间的电位差大于所述子位线的所述第一电位与所述子位线的所述第二电位之间的电位差。

11.根据权利要求10所述的存储器，其特征在于，

所述存储器被配置为：设定所述信号线的电位，使得在写入动作时所述第一晶体管截止。

12.根据权利要求7所述的存储器，其特征在于，

还具备第五晶体管，其源极和漏极中的一个与所述子位线连接，并且源极和漏极中的另一个与所述主位线连接，其中配置所述存储器，使得所述第五晶体管在读出动作时为截止状态，并且在写入动作时为导通状态。

13.根据权利要求1所述的存储器，其特征在于，

所述存储部包括强电介质电容器。

14.根据权利要求13所述的存储器，其特征在于，

所述强电介质电容器是与所述字线和所述子位线连接的单纯矩阵型强电介质电容器。

15.根据权利要求1所述的存储器，其特征在于，

还包括与所述主位线连接的读出放大器，被配置为将来自存储单元的读出电压进行放大。

16.根据权利要求1所述的存储器，其特征在于，

还包括与所述主位线连接的预充电部，被配置为对所述主位线和所述子位线进行预充电。

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