CN101064095A - 可同步多个输出信号的集成电路 - Google Patents
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Abstract
液晶显示面板的源极驱动电路包含第一和第二电源、第一和第二反向单元、第一和第二充电开关，以及第一和第二放电开关。第一充电开关耦接于第一电源、第一反向单元的第一端与第二反向单元的第二端。第二充电开关耦接于第一电源、第一反向单元的第二端与第二反向单元的第一端。第一放电开关耦接于第二电源、第一反向单元的第二端与第二反向单元的第一端。第二放电开关耦接于第二电源、第一反向单元的第一端与第二反向单元的第二端。
Description
技术领域
本发明涉及一种可同步多个输出信号的集成电路，特别涉及一种可同步多个输出信号的液晶显示面板的源极驱动电路。
背景技术
液晶显示器(Liquid Crystal Display)为一种外型轻薄的平面显示装置(Flat Panel Display)，其具有低辐射、体积小及低耗能等优点，因而被广泛地应用在笔记型计算机(Notebook Computer)或电视屏幕等信息产品上。主动式矩阵彩色液晶显示器由于能提供极佳品质的图像，因此为市场上的主流产品。
请参考图1，图1为先前技术中一液晶显示装置10的示意图。液晶显示装置10包含一液晶显示面板12、一控制器14、多个栅极驱动器(Gate Driver)16，以及多个源极驱动器(Source Driver)20-2n。由于液晶显示面板的结构已为一般熟悉此技术者所习知，在图1中并未显示液晶显示面板12的详细结构。简单来说，液晶显示面板12包含两相对设置的基板，其中一基板上设有透明像素电极(Pixel Electrode)和薄膜晶体管(Thin Film Transistor，TFT)开关，另一基板上设有透明共同电极(Common Electrode)，而两基板的间包含液晶材质。接着会施加一预定电压至像素电极和共同电极上，藉由开启或关闭每一薄膜晶体管开关，像素电极和共同电极在相对应像素上形成的跨压可改变液晶分子的旋转角度，进而改变像素上的液晶材质对光线的折射率和反射率。在驱动液晶显示面板12时，首先通过栅极驱动器16输出具脉冲形式的扫描信号至液晶显示面板12上相对应的扫描线。当扫描信号开启耦接于扫描线的薄膜晶体管开关时，源极驱动器20-2n会通过开启的薄膜晶体管开关将灰阶电压传至液晶显示面板12上相对应的数据线和像素电极。接着，扫描信号会关闭耦接于扫描线的薄膜晶体管开关，像素电极和共同电极之间的压差会维持一预定时间，直到灰阶电压依序传至像素电极。因此，藉由在每一帧周期(Frame Period)依序执行前述灰阶电压的写入，液晶显示面板12即可显示相对应的图像。
请参考图2，图2为液晶显示装置10中的源极驱动器20的示意图。由于源极驱动器21-2n和源极驱动器20的结构相同，在此不另加赘述。源极驱动器20通过一接口电路来完成芯片之间的数据传输，包含一低摆幅差动信号传输(Reduced Swing Differential Signaling，RSDS)接收器30、一移位寄存器(Shift Register)45、一数据撷取电路55、一锁存器(Latch)65、一电平移位器(Level Shifter)75、一数字/模拟转换器(Digita1-to-AnalogConverter，D/A Converter)85，以及一输出缓冲器(Output Buffer)95。依据一输入信号INV1，RSDS接收器30分别产生一输出信号OUT1和一数据信号DATA至移位寄存器45和数据撷取电路55。在每一水平扫描周期内，锁存器65在锁存信号STB的前缘(Front Edge)锁存数据撷取电路55传来的数据，再将锁存到的数据一起传至电平移位器75。电平移位器75可提升锁存器65传来的数据信号DATA的电平，并将提升电平后的数据信号DATA传至数字/模拟转换器85。依据数据信号DATA的逻辑电平，数字/模拟转换器85输出相对应的灰阶电压至输出缓冲器95，使得输出缓冲器95能在锁存信号STB的后缘(Rear Edge)输出灰阶电压。为了更有效地驱动液晶显示面板12，需要同步(Synchronize)源极驱动器20-2n的RSDS接收器(分别由图3的30-3n来表示)所输出的信号。
由于控制器14和每一RSDS接收器之间的信号传递路径不同，控制器14传至每一RSDS接收器的信号也会遇到不同阻抗。请参考图3，图3的示意图代表源极驱动器20-2n中RSDS接收器30-3n的等效电路。在图3中，VDD和VSS代表电源，分别通过一电源线PL和一接地线GL提供电源至RSDS接收器30-3n。I1-In代表模拟电流源。RD1-RDn代表电源线PL的寄生电阻(ParasiticResistor)，而RS1-RSn代表接地线GL的寄生电阻。VD1-VDn和VS1-VSn分别代表RSDS接收器30-3n的偏压。在设置RSDS接收器30-3n时，一般会使寄生电阻RD1-RDn和RSl-RSn的值相同。因此，液晶显示装置10在运作时，每一寄生电阻上的跨压由Δ来表示，偏压VD1-VDn可分别由VDD-Δ、VDD-2*Δ，...，VDD-n*Δ来表示，而偏压VS1-VSn可分别由VSS+Δ、VSS+2*Δ，...，VSS+n*Δ来表示。由于每一RSDS接收器的偏压不同，并无法同时产生输出信号OUT1-OUTn，因此会影响液晶显示装置10的显示品质。
发明内容
本发明提供一种可同步多个输出信号的集成电路，其包含一第一电源、一第二电源、第一和第二反向单元、第一和第二充电开关，以及第一和第二放电开关。该第一和第二反向单元在其相对应的输出端提供多个输出信号。该第一充电开关包含一第一端，耦接于该第一电源；一第二端，耦接于该第一反向单元的第一端；以及一控制端，耦接于该第二反向单元的第二端。该第二充电开关包含一第一端，耦接于该第一电源；一第二端，耦接于该第二反向单元的第一端；以及一控制端，耦接于该第一反向单元的第二端。该第一放电开关包含一第一端，耦接于该第二电源；一第二端，耦接于该第一反向单元的第二端；以及一控制端，耦接于该第二反向单元的第一端。该第二放电开关包含一第一端，耦接于该第二电源；一第二端，耦接于该第二反向单元的第二端；以及一控制端，耦接于该第一反向单元的第一端。
本发明另提供一种可同步多输出信号的电路，其中这些输出信号分别由一第一及第二输出缓冲器产生，每一输出缓冲器具有用来接收偏压的一第一端及第二端，该电路包含第一至第四开关。该第一开关包含一第一端，用来接收一第一电压；一第二端，耦接于该第一输出缓冲器的第一端；以及一控制端，耦接于该第二输出缓冲器的第二端。该第二开关包含一第一端，用来接收该第一电压；一第二端，耦接于该第二输出缓冲器的第一端；以及一控制端，耦接于该第一输出缓冲器的第二端。该第三开关包含一第一端，用来接收一第二电压；一第二端，耦接于该第一输出缓冲器的第二端；以及一控制端，耦接于该第二输出缓冲器的第一端。该第四开关包含一第一端，用来接收该第二电压；一第二端，耦接于该第二输出缓冲器的第二端；以及一控制端，耦接于该第一输出缓冲器的第一端。
本发明另提供一种可同步多输出信号的电路，其中，这些输出信号分别由一第一、第二及第三输出缓冲器产生，每一输出缓冲器具有用来接收偏压的一第一端和一第二端，该电路包含第一至第六开关。该第一开关包含一第一端，用来接收一第一电压；一第二端，耦接于该第一输出缓冲器的第一端；以及一控制端，耦接于该第二输出缓冲器的第二端。该第二开关包含一第一端，用来接收该第一电压；一第二端，耦接于该第二输出缓冲器的第一端；以及一控制端，耦接于该第一输出缓冲器的第二端。该第三开关包含一第一端，用来接收一第二电压；一第二端，耦接于该第一输出缓冲器的第二端；以及一控制端，耦接于该第二输出缓冲器的第一端。该第四开关包含一第一端，用来接收该第二电压；一第二端，耦接于该第二输出缓冲器的第二端；以及一控制端，耦接于该第一输出缓冲器的第一端。该第五开关包含一第一端，用来接收该第一电压；一第二端，耦接于该第三输出缓冲器的第一端；以及一控制端，耦接于该第三输出缓冲器的第二端。该第六开关包含一第一端，用来接收该第二电压；一第二端，耦接于该第三输出缓冲器的第二端；以及一控制端，耦接于该第三输出缓冲器的第一端。
附图说明
图1为先前技术中一液晶显示装置的示意图。
图2为图1的液晶显示装置中一源极驱动器的示意图。
图3为图1的液晶显示装置中RSDS接收器的等效电路图。
图4为本发明第一实施例中一RSDS接收器的示意图。
图5为本发明第二实施例中一RSDS接收器50的示意图。
图6为本发明RSDS接收器中所使用的一CMOS反向器的示意图。
图7为本发明RSDS接收器中所使用的另一CMOS反向器的示意图。
附图符号说明
10-液晶显示装置 12-液晶显示面板
14-控制器 16-栅极驱动器
20-2n-源极驱动器 45-移位寄存器
55-数据撷取电路 65-锁存器
75-电平移位器 85-数字/模拟转换器
95-输出缓冲器 VDD、VSS-电源
PL-电源线 GL-接地线
STB-锁存信号 DATA-数据信号
I1-In-模拟电流源 U1-U4-反转单元
30、40、50-RSDS接收器
60、70-CMOS反向器
RD1-RDn、RS1-RSn-寄生电阻
VD1-VDn、VS1-VSn-偏压
INV、INVp、INV1-INVn-输入信号
OUT、OUT1-OUTn-输出信号
MP、MN、MP1-MP4、MN1-MN4-晶体管。
具体实施方式
本发明提供可同步多个输出信号的RSDS接收器。请参考图4，图4为本发明第一实施例中一RSDS接收器40的示意图。RSDS接收器40可同时提供奇数个输出信号，为了说明方便，图4所示的RSDS接收器40仅提供3个输出信号OUT1-OUT3。RSDS接收器40包含电源VDD和VSS、一电源线PL、一接地线GL、反转单元(输出缓冲器)U1-U3、P形金属氧化物半导体(P-TypeMetal-Oxide Semiconductor，PMOS)晶体管MP1-MP3、N形金属氧化物半导体(N-Type Metal-Oxide Semiconductor，NMOS)晶体管MN1-MN3，以及模拟电流源I1-I3。电源VDD和VSS分别通过电源线PL和接地线GL提供偏压至反转单元U1-U3。RD1-RD3代表电源线PL的寄生电阻，而RS1-RS3代表接地线GL的寄生电阻。模拟电流源I1-I3皆耦接于电源线PL和接地线GL之间。
PMOS晶体管MP1-MP3提供充电反转单元U1-U3时的电流路径，而NMOS晶体管MN1-MN3提供放电反转单元U1-U3时的电流路径。在PMOS晶体管MP1-MP3中，每一晶体管的源极耦接于电源线PL，而每一晶体管的漏极耦接于一相对应反转单元的一第一偏压端。在NMOS晶体管MN1-MN3中，每一晶体管的源极耦接于接地线GL，而每一晶体管的漏极耦接于一相对应反转单元的一第二偏压端。PMOS晶体管MP1-MP3的栅极分别耦接至NMOS晶体管MN3-MN1的漏极，而NMOS晶体管MN1-MN3的栅极分别耦接至PMOS晶体管MP3-MP1的漏极。
在设置反转单元U1-U3时，一般会使寄生电阻RD1-RD3和RS1-RS3的值相同。因此，液晶显示装置40在运作时，每一寄生电阻上的跨压由Δ来表示，PMOS晶体管MP1-MP3的源极电压Vs(MP1)-Vs(MP3)以及NMOS晶体管MN1-MN3的源极电压Vs(MN1)-Vs(MN3)可由下列公式来表示：
Vs(MP1)＝VDD-Δ；
Vs(MP2)＝VDD-2*Δ；
Vs(MP3)＝VDD-3*Δ；
Vs(MN1)＝VSS+Δ；
Vs(MN2)＝VSS+2*Δ；
Vs(MN3)＝VSS+3*Δ；
当PMOS晶体管MP1-MP3和NMOS晶体管MN1-MN3为导通时，其漏极-源极电压(Drain-to-Source Voltage)非常小，若将晶体管的漏极-源极电压视为零，PMOS晶体管MP1-MP3的漏极电压Vd(MP1)-Vd(MP3)以及NMOS晶体管MN1-MN3的漏极电压Vd(MN1)-Vd(MN3)可由下列公式来表示：
Vd(MP1) Vs(MP1)；
Vd(MP2) Vs(MP2)；
Vd(MP3) Vs(MP3)；
Vd(MN1) Vs(MN1)；
Vd(MN2) Vs(MN2)；
Vd(MN3) Vs(MN3)；
由于PMOS晶体管MP1-MP3的栅极分别耦接至NMOS晶体管MN3-MN1的漏极，PMOS晶体管MP1-MP3的栅极-源极电压(Gate-to-Source Voltage)的绝对值可由下列公式来表示：
|Vgs(MP1)|＝|Vs(MN3)-Vs(MP1)| VDD-VSS-4*Δ；
|Vgs(MP2)|＝|Vs(MN2)-Vs(MP2)| VDD-VSS-4*Δ；
|Vgs(MP3)|＝|Vs(MN1)-Vs(MP3)| VDD-VSS-4*Δ；
由于NMOS晶体管MN1-MN3的栅极分别耦接至PMOS晶体管MP3-MP1的漏极，NMOS晶体管MN1-MN3的栅极-源极电压可由下列公式来表示：
Vgs(MN1)＝Vs(MP3)-Vs(MN1) VDD-VSS-4*Δ；
Vgs(MN2)＝Vs(MP2)-Vs(MN2) VDD-VSS-4*Δ；
Vgs(MN3)＝Vs(MP1)-Vs(MN3) VDD-VSS-4*Δ；
在RSDS接收器40中，所有晶体管的栅极-源极电压皆为相同，每一晶体管可同时被开启，如此能提供反转单元U1-U3相同的驱动能力。藉由调整晶体管的尺寸(W/L比)，NMOS晶体管MN1-MN3和PMOS晶体管MP1-MP3产生的信号可具有相同的上升时间(Rising Time)和下降时间(Falling Time)，因此可同步输出信号OUT1-OUT3以进行后续的信号取样。
请参考图5，图5为本发明第二实施例中一RSDS接收器50的示意图。RSDS接收器50可同时提供偶数个输出信号，为了说明方便，图5所示的RSDS接收器50仅提供4个输出信号OUT1-OUT4。RSDS接收器50包含电源VDD和VSS、一电源线PL、一接地线GL、反转单元U1-U4、PMOS晶体管MP1-MP4、NMOS晶体管MN1-MN4，以及模拟电流源I1-I4。电源VDD和VSS分别通过电源线PL和接地线GL提供偏压至反转单元U1-U4。RD1-RD4代表电源线PL的寄生电阻，而RS1-RS4代表接地线GL的寄生电阻。模拟电流源I1-I4皆耦接于电源线PL和接地线GL之间。
PMOS晶体管MP1-MP4提供充电反转单元U1-U4时的电流路径，而NMOS晶体管MN1-MN4提供放电反转单元U1-U4时的电流路径。在PMOS晶体管MP1-MP4中，每一晶体管的源极耦接于电源线PL，而每一晶体管的漏极耦接于一相对应反转单元的一第一偏压端。在NMOS晶体管MN1-MN3中，每一晶体管的源极耦接于接地线GL，而每一晶体管的漏极耦接于一相对应反转单元的一第二偏压端。PMOS晶体管MP1-MP4的栅极分别耦接至NMOS晶体管MN4-MN1的漏极，而NMOS晶体管MN1-MN4的栅极分别耦接至PMOS晶体管MP4-MP1的漏极。
在设置反转单元U1-U4时，一般会使寄生电阻RD1-RD4和RS1-RS4的值相同。因此，液晶显示装置50在运作时，每一寄生电阻上的跨压由Δ来表示，PMOS晶体管MP1-MP4的源极电压Vs(MP1)-Vs(MP4)以及NMOS晶体管MN1-MN4的源极电压Vs(MN1)-Vs(MN4)可由下列公式来表示：
Vs(MP1)＝VDD-Δ；
Vs(MP2)＝VDD-2*Δ；
Vs(MP3)＝VDD-3*Δ；
Vs(MP4)＝VDD-4*Δ；
Vs(MN1)＝VSS+Δ；
Vs(MN2)＝VSS+2*Δ；
Vs(MN3)＝VSS+3*Δ；
Vs(MN4)＝VSS+4*Δ；
当PMOS晶体管MP1-MP4和NMOS晶体管MN1-MN4为导通时，其漏极-源极电压非常小，若将晶体管的漏极-源极电压视为零，PMOS晶体管MP1-MP4的漏极电压Vd(MP1)-Vd(MP4)以及NMOS晶体管MN1-MN4的漏极电压Vd(MN1)-Vd(MN4)可由下列公式来表示：
Vd(MP1) Vs(MP1)；
Vd(MP2) Vs(MP2)；
Vd(MP3) Vs(MP3)；
Vd(MP4) Vs(MP4)；
Vd(MN1) Vs(MN1)；
Vd(MN2) Vs(MN2)；
Vd(MN3) Vs(MN3)；
Vd(MN4) Vs(MN4)；
由于PMOS晶体管MP1-MP4的栅极分别耦接至NMOS晶体管MN4-MN1的漏极，PMOS晶体管MP1-MP4的栅极-源极电压的绝对值可由下列公式来表示：
|Vgs(MP1)|＝|Vs(MN4)-Vs(MP1)| VDD-VSS-5*Δ；
|Vgs(MP2)|＝|Vs(MN3)-Vs(MP2)| VDD-VSS-5*Δ；
|Vgs(MP3)|＝|Vs(MN2)-Vs(MP3)| VDD-VSS-5*Δ；
|Vgs(MP4)|＝|Vs(MN1)-Vs(MP4)| VDD-VSS-5*Δ；
由于NMOS晶体管MN1-MN4的栅极分别耦接至PMOS晶体管MP4-MP1的漏极，NMOS晶体管MN1-MN4的栅极-源极电压可由下列公式来表示：
Vgs(MN1)＝Vs(MP4)-Vs(MN1) VDD-VSS-5*Δ；
Vgs(MN2)＝Vs(MP3)-Vs(MN2) VDD-VSS-5*Δ；
Vgs(MN3)＝Vs(MP2)-Vs(MN3) VDD-VSS-5*Δ；
Vgs(MN4)＝Vs(MP1)-Vs(MN4) VDD-VSS-5*Δ；
在RSDS接收器50中，所有晶体管的栅极-源极电压皆为相同，每一晶体管可同时被开启，如此能提供反转单元U1-U4相同的驱动能力。藉由调整晶体管的尺寸(W/L比)，NMOS晶体管MN1-MN4和PMOS晶体管MP1-MP4产生的信号可具有相同的上升和下降时间，因此可同步输出信号OUT1-OUT4以进行后续的信号取样。
RSDS接收器40和50中所使用的反转单元可包含互补式金属氧化物半导体反向器(Complimentary Metal-Oxide Semiconductor Inverter，CMOSInverter)。请参考图6，图6为RSDS接收器40和50中所使用的一CMOS反向器60的示意图。CMOS反向器60包含一PMOS晶体管MP和一NMOS晶体管MN，PMOS晶体管MP的栅极和漏极分别耦接至NMOS晶体管MN的栅极和漏极。当晶体管的栅极接收到一具高电位(逻辑1)的输入信号INV时，NMOS晶体管MN为导通，PMOS晶体管MP呈关闭，因此可产生一具低电位(逻辑0)的输出信号OUT；当晶体管的栅极接收到一具低电位的输入信号INV时，NMOS晶体管MN呈关闭，PMOS晶体管MP为导通，因此可产生一具高电位的输出信号OUT。
请参考图7，图7为RSDS接收器40和50中所使用的另一CMOS反向器70的示意图。CMOS反向器70包含PMOS晶体管MP1-MP2和NMOS晶体管MN1-MN2，PMOS晶体管MP1和MP2的栅极分别耦接至输入信号INVP and INVN，而NMOS晶体管MN1和MN2的栅极分别耦接至输入信号INVN and INVP。NMOS晶体管MN1的源极、NMOS晶体管MN2的漏极、PMOS晶体管MP1的漏极，以及PMOS晶体管MP2的源极则互相耦接。CMOS反向器70可依据晶体管的栅极所接收到输入信号INVN and INVP的电位来产生相对应的输出信号OUT。图6和图7所示的反向器仅为本发明反向单元的实施例，本发明亦可使用其它种类的反向器。
本发明的RSDS接收电路使用多个PMOS晶体管来充电反向单元，以及使用多个NMOS晶体管来放电反向单元。晶体管的栅极耦接方式如图4和图5所示，如此可补偿因电源线和接地线的寄生电阻所造成的不同跨压。藉由调整晶体管的W/L比，NMOS晶体管和PMOS晶体管所产生的信号可具有相同的上升和下降时间，因此可同步多个输出信号以进行后续的信号取样。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (18)
1.一种可同步多个输出信号的集成电路，其包含：
一第一电源；
一第二电源；
第一和第二反向单元，用来在其相对应的输出端提供多个输出信号；
一第一充电开关，其包含：
一第一端，耦接于该第一电源；
一第二端，耦接于该第一反向单元的第一端；以及
一控制端，耦接于该第二反向单元的第二端；
一第二充电开关，其包含：
一第一端，耦接于该第一电源；
一第二端，耦接于该第二反向单元的第一端；以及
一控制端，耦接于该第一反向单元的第二端；
一第一放电开关，其包含：
一第一端，耦接于该第二电源；
一第二端，耦接于该第一反向单元的第二端；以及
一控制端，耦接于该第二反向单元的第一端；以及
一第二放电开关，其包含：
一第一端，耦接于该第二电源；
一第二端，耦接于该第二反向单元的第二端；以及
一控制端，耦接于该第一反向单元的第一端。
2.如权利要求1所述的集成电路，其中，每一充电开关是一P形金属氧化物半导体晶体管。
3.如权利要求1所述的集成电路，其中，每一放电开关是一N形金属氧化物半导体晶体管。
4.如权利要求1所述的集成电路，其另包含：
一第三反向单元；以及
一第三充电开关，其包含：
一第一端，耦接于该第一电源；
一第二端，耦接于该第三反向单元的第一端；以及
一控制端，耦接于该第三反向单元的第二端。
5.如权利要求4所述的集成电路，其另包含：
一第三放电开关，其包含：
一第一端，耦接于该第二电源；
一第二端，耦接于该第三反向单元的第二端；以及
一控制端，耦接于该第三反向单元的第一端。
6.如权利要求4所述的集成电路，其中，该第三充电开关是一P形金属氧化物半导体晶体管。
7.如权利要求5所述的集成电路，其中，该第三充电开关是一P形金属氧化物半导体晶体管且该第三放电开关是一N形金属氧化物半导体晶体管。
8.如权利要求1所述的集成电路，其中，每一反向单元包含：
一P形金属氧化物半导体晶体管，其包含：
一源极，耦接于一相对应充电开关的第二端；
一栅极；以及
一漏极，耦接于该反转单元的输出端；以及
一N形金属氧化物半导体晶体管，其包含：
一源极，耦接于一相对应放电开关的第二端；
一栅极；耦接于该P形金属氧化物半导体晶体管的栅极；以及
一漏极，耦接于该反转单元的输出端。
9.如权利要求1所述的集成电路，其中，每一反向单元包含：
一第一N形金属氧化物半导体晶体管，其包含：
一源极，耦接于该反转单元的输出端；
一栅极，用来接收一第一控制信号；以及
一漏极，耦接于一相对应充电开关的第二端；
一第二N形金属氧化物半导体晶体管，其包含：
一源极，耦接于一相对应放电开关的第二端；
一栅极，用来接收一第二控制信号；以及
一漏极，耦接于该反转单元的输出端；
一第一P形金属氧化物半导体晶体管，其包含：
一源极，耦接于该第一N形金属氧化物半导体晶体管的漏极；
一栅极，用来接收该第二控制信号；以及
一漏极，耦接于该反转单元的输出端；以及
一第二P形金属氧化物半导体晶体管，其包含：
一源极，耦接于该反转单元的输出端；
一栅极，用来接收该第一控制信号；以及
一漏极，耦接于该第二N形金属氧化物半导体晶体管的源极。
10.如权利要求1所述的集成电路，其另包含一电流源，耦接于该第一与第二电源之间。
11.如权利要求1所述的集成电路，其另包含多个电流源，耦接于该第一与第二电源之间。
12.如权利要求1所述的集成电路，其中，该第一电源的电位大于该第二电源的电位。
13.一种可同步多输出信号的电路，其中，这些输出信号分别由一第一及第二输出缓冲器产生，每一输出缓冲器具有用来接收偏压的一第一及第二端，该电路包含：
一第一开关，其包含：
一第一端，用来接收一第一电压；
一第二端，耦接于该第一输出缓冲器的第一端；以及
一控制端，耦接于该第二输出缓冲器的第二端；
一第二开关，其包含：
一第一端，用来接收该第一电压；
一第二端，耦接于该第二输出缓冲器的第一端；以及
一控制端，耦接于该第一输出缓冲器的第二端；
一第三开关，其包含：
一第一端，用来接收一第二电压；
一第二端，耦接于该第一输出缓冲器的第二端；以及
一控制端，耦接于该第二输出缓冲器的第一端；以及
一第四开关，其包含：
一第一端，用来接收该第二电压；
一第二端，耦接于该第二输出缓冲器的第二端；以及
一控制端，耦接于该第一输出缓冲器的第一端。
14.如权利要求13所述的电路，其中，该第一与第二开关是P形金属氧化物半导体晶体管。
15.如权利要求13所述的电路，其中，该第三与第四开关是N形金属氧化物半导体晶体管。
16.一种可同步多输出信号的电路，其中，这些输出信号分别由一第一、第二及第三输出缓冲器产生，每一第一至第三输出缓冲器具有用来接收偏压的一第一端和一第二端，该电路包含：
一第一开关，其包含：
一第一端，用来接收一第一电压；
一第二端，耦接于该第一输出缓冲器的第一端；以及
一控制端，耦接于该第二输出缓冲器的第二端；
一第二开关，其包含：
一第一端，用来接收该第一电压；
一第二端，耦接于该第二输出缓冲器的第一端；以及
一控制端，耦接于该第一输出缓冲器的第二端；
一第三开关，其包含：
一第一端，用来接收一第二电压；
一第二端，耦接于该第一输出缓冲器的第二端；以及
一控制端，耦接于该第二输出缓冲器的第一端；以及
一第四开关，其包含：
一第一端，用来接收该第二电压；
一第二端，耦接于该第二输出缓冲器的第二端；以及
一控制端，耦接于该第一输出缓冲器的第一端。
一第五开关，其包含：
一第一端，用来接收该第一电压；
一第二端，耦接于该第三输出缓冲器的第一端；以及
一控制端，耦接于该第三输出缓冲器的第二端；以及
一第六开关，其包含：
一第一端，用来接收该第二电压；
一第二端，耦接于该第三输出缓冲器的第二端；以及
一控制端，耦接于该第三输出缓冲器的第一端。
17.如权利要求16所述的电路，其中，该第一、第二和第五开关是P形金属氧化物半导体晶体管。
18.如权利要求16所述的电路，其中，该第三、第四和第六开关是N形金属氧化物半导体晶体管。
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