CN101063808B - 掩模布局的形成方法及利用该方法所形成的布局 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000010894 electron beam technology Methods 0.000 claims abstract description 59
- 238000012937 correction Methods 0.000 claims description 39
- 230000003287 optical effect Effects 0.000 claims description 9
- 230000009467 reduction Effects 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 6
- 230000005055 memory storage Effects 0.000 claims description 4
- 238000002955 isolation Methods 0.000 abstract description 11
- 239000012634 fragment Substances 0.000 description 34
- 230000008569 process Effects 0.000 description 27
- 238000013461 design Methods 0.000 description 9
- 238000011960 computer-aided design Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000005192 partition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000011218 segmentation Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 241001269238 Data Species 0.000 description 1
- 241000153282 Theope Species 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000012940 design transfer Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S430/00—Radiation imagery chemistry: process, composition, or product thereof
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- Physics & Mathematics (AREA)
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Abstract
一种掩模部件以及形成掩模布局的方法包括提供初始布局。该方法中第一多边形的斜向图案被反复地布置在相对于垂直轴方向的斜向方向上。修正该第一多边形的斜向图案的相对的边缘侧缘,使得在该水平方向上延伸的第二多边形堆叠在该第一多边形的斜向图案的相对的边缘侧缘,以形成阶梯形状的布局。在该水平轴方向上分割该多边形,以提供与该修正布局相关的数据给电子束曝光系统。该第一多边形的斜向图案遵循6F2单元布局或者4F2单元布局来定义出存储装置的有源区和装置隔离层。
Description
技术领域
本发明涉及制造半导体装置的方法,具体而言,涉及使用电子束曝光(exposure)或者电子束写入(writing)所需的分割(fracture)工艺的掩模布局的形成方法,及利用该方法所形成的掩模布局。
背景技术
随着半导体装置的集成度的增加,也减少了设计规则。因此,当使用光刻术(lithography)来形成图案时,由于分辨率限制而在将图案转移到光掩模上期间变形的可能性增加。已经提出分辨率增强(resolution enhancement)技术,例如光学邻近修正(optical proximity correction,OPC),来克服光刻术的分辨率限制。
已进行数种尝试来改变配置在晶片上的装置阵列,以增加该装置的集成度。例如,对于动态随机存取存储(DRAM)装置的单元布局可以从8F2单元布局变化至6F2单元布局或者4F2单元布局。
根据单元布局的变化,被转移到晶片上的图案形状已经变成斜向图案(diagonal pattern)。例如,在6F2布局中,用以形成有源区(active region)的装置隔离层的图案并不会在与字线垂直的水平方向上延伸。相反地,该图案在非90度的角度(例如,大约27度的角度)上斜向延伸并与字线交叉。
在具有斜向图案的布局上执行OPC工艺之后,必须执行电子束曝光处理来将该布局转移到光掩模基板上。由于电子束的形状,则需要延长时段来执行该电子束曝光处理。
图1说明装置隔离层的传统掩模布局。图2是图1的部分C的放大图。图3为说明图1的掩模布局的分割结果。
图1中所示的该单元布局是6F2单元的装置隔离层的布局,其中矩形形状或者多边形形状的斜向图案10以大约27度的角度来进行配置。该斜向图案10是用以定义出有源区13和装置隔离层14的布局。以多边形的顶点15的位置表示的角度值来呈现该斜向图案10的布局,该角度值可被计算机辅助设计(CAD)系统或者电子束曝光系统所读取。
在该6F2单元布局当中,该斜向图案10在从水平方向(X)算起大约27度(A)的角度上延伸,该水平方向(X)为字线方向。垂直方向(Y)则是与该水平方向(X)垂直的位线方向。斜向图案10反复地在斜向方向(A)上配置。在随后的工艺当中,将会利用该布局来执行分割。然后通过电子束曝光来将该布局转移到光掩模上。
图1所示的6F2单元布局是以该OPC工艺所获得的修正布局。根据该OPC工艺,该6F2单元布局包括具有衬线(serif)多边形形状的修正图案16。该修正图案16与该斜向图案10合并。
通过该OPC工艺所获得的该修正图案16的形状为,具有预定尺寸的区段在与该斜向图案10的侧缘11垂直的方向(B)上移动。该方向(B)可以是与斜向图案10的边缘侧缘12的延伸方向相同的方向。如图2所示,通过合并该修正图案16与该斜向图案10还获得顶点17。该修正图案16包括表示该顶点17的角度值。
当具备图1的上述构造的布局被转移到光掩模上时,则执行电子束曝光工艺。使用特定光束形状(例如,可变光束形状)的向量扫描型电子束曝光系统只发出具有有限形状(例如,矩形或者梯形)的光束。该电子束曝光系统可辨识出表示该矩形或者该梯形的0、90及45度的角度值。
图1的布局数据转换成可被该电子束曝光系统辨识的数据格式。执行分割工艺来将该布局转换成与被发出的电子束的尺寸有关的曝光要素。图3说明了图1的布局的分割结果。
参考图3,在该分割工艺期间,可能在划分的多边形分割区域21之间不恰当地产生小尺寸区域的碎片23和25。因为表示该斜向图案10和该修正图案16的顶点15和17是以27度的角度值来呈现,所以产生碎片23和25。该电子束曝光系统所能辨识的角度值却只有0、45及90度。
一般而言,该分割方向是该水平方向(X)。不过,每个顶点15和17形成以该分割方向为准的预定尺寸的角度,例如27度。在该分割工艺期间关于顶点15和17而产生多个碎片23。
该碎片23并不具有使用者所设定的相对较大尺寸的分割区域尺寸。一般而言,将该碎片23自动调整到在电子束曝光系统中所允许的最小尺寸。该碎片23的大小被调整到在小型曝光系统中可允许的最小尺寸(例如,50nm)。该分割区域的最小尺寸被设定为100nm的临界尺寸。
因为不恰当地使该主要分割区域21划分,因此可能在被划分的分割区域21之间产生碎片25。当在该修正布局上执行该分割工艺时,执行一工艺来放大(例如,4倍)该修正布局(图1)的CAD数据。在光刻工艺期间(例如,在1∶4的缩减光刻期间),则需要放大(例如,4倍)图1的布局数据的工艺在该光掩模上执行该电子束曝光,其中该布局数据使用CAD而在晶片上根据设计规则被制造。
由于该修正图案16(图2)与该斜向图案10合并期间产生的顶点17,可能会在该斜向图案10的侧缘11额外产生不希望的顶点。这些顶点可能会形成当该斜向图案10被放大至直线时所产生的凹陷形状。已放大的布局数据可能包括来自额外产生的顶点的数据。由于这些额外的顶点数据,可能会如图3所示,在该分割工艺期间产生该碎片25。
该碎片23和25可以是尺寸远小于该主要分割区域21的多边形区域。特别是,该多边形区域具有在该电子束曝光系统中可允许的最小尺寸。该碎片23和25的产生则是在实际曝光工艺中使电子束曝光射域(shot)的数量大量增加的主要因素。该电子束曝光射域数量增加则是使电子束曝光所需时间增加的主要因素(例如,至少乘上4)。因为其上执行该电子束曝光的抗蚀剂层的退化,可能造成光掩模图案缺陷(例如,严重的尺寸缺陷)。
发明内容
本发明提供一种用于电子束曝光的掩模布局的形成方法,其能够在执行分割工艺时减少碎片的产生,并转移具有斜向图案的布局到光掩模上。
根据本发明的一个方面,一种形成掩模布局的方法包括:提供初始布局,其中第一多边形的斜向图案被反复地布置在相对于垂直轴方向的斜向方向上。修正该第一多边形的斜向图案的相对的边缘侧缘,使得在该水平方向上延伸的第二多边形堆叠在该第一多边形的斜向图案的相对的边缘侧缘,以形成阶梯形状的布局。在该水平轴方向上分割该多边形,以提供与修正布局相关的数据给电子束曝光系统。
根据本发明的另一个方面,提供一种形成掩模布局的方法。初始布局具备第一多边形的斜向图案。该第一多边形被反复地布置在相对于垂直轴方向的斜向方向上。执行OPC工艺,以将衬线形状的修正图案导入斜向图案,而成为第二多边形形状。该第二多边形在水平轴方向上延伸,因此该多边形与该斜向方向上的该斜向图案的侧缘交叉。在该水平轴方向上分割该等多边形,以提供与修正布局相关的数据给电子束曝光系统。
根据本发明的另一个方面,提供一种形成掩模布局的方法。初始布局具备第一多边形的斜向图案。该第一多边形被反复地配置在斜向方向上,与垂直轴方向形成预定角度。执行光学邻近修正(OPC)工艺,以提供衬线形状的修正图案至第二多边形形状的斜向图案。该第二多边形在水平轴方向上延伸,因此该多边形与该斜向方向上的该斜向图案的侧缘交叉。修正该第一多边形的斜向图案的相对的边缘侧缘,因此在该水平方向上延伸的第三多边形堆叠在该第一多边形的斜向图案的该等相对的边缘侧缘,以形成阶梯形状的布局。在该水平轴方向上分割该等多边形,以提供与该修正布局相关的数据给电子束曝光系统。
根据本发明的再一个方面,提供一种以上述方法形成的掩模布局。该掩模布局包括:第一多边形的斜向图案,其被反复地配置在相对于垂直轴方向的斜向方向上。衬线形状的光学邻近修正图案重叠第二多边形形状的该斜向图案的侧缘,并且在水平轴方向上延伸,使得该多边形与该斜向方向上的该斜向图案的侧缘交叉。第三多边形在该水平轴方向上延伸,该第三多边形堆叠在该第一多边形的斜向图案的相对的边缘侧缘,以形成阶梯形状的布局。
优选地,该第一多边形的斜向图案被设置为一布局,该布局用以定义出存储装置的有源区和装置隔离层。
优选地,遵循6F2单元布局或者4F2单元布局其中之一来配置该第一多边形的斜向图案,且该存储装置是动态随机存取存储装置。
优选地,该第一多边形的斜向图案配置在从该垂直轴方向为大约27度的角度上。
优选地,该第一多边形的斜向图案设置为矩形或者梯形布局其中之一。
优选地,将该第一多边形的边缘侧缘修正成阶梯形状的布局的该第二多边形设置为矩形或者梯形布局其中之一,该矩形或者梯形布局是以距离垂直轴方向或者水平轴方向其中之一为0、45或90度的角度值来表示。
优选地,将该第一多边形的边缘侧缘修正成阶梯形状的布局的该第二多边形的垂直轴临界尺寸被设置,使得该第二多边形的该垂直轴临界尺寸大于在电子束曝光系统中可允许的最小曝光要素的尺寸。
优选地,提供用于OPC的衬线形状的第三多边形的修正图案至该第一多边形的斜向图案。该第三多边形在水平轴方向上延伸,因此该多边形与该斜向方向上的该斜向图案的侧缘交叉。
优选地,将该第三多边形的修正图案重叠在该斜向图案上。以用于该分割的缩减曝光率的倒数来放大布局数据,其中该第三多边形的修正图案重叠在该斜向图案上。
优选地,该电子束曝光系统为向量扫描型电子束曝光系统,其具备矩形或者梯形其中之一的电子束形状,该矩形或者梯形是以从垂直轴方向或者水平轴方向其中之一为0、45或90度的角度值来表示。
附图说明
图1说明装置隔离层的传统掩模布局;
图2说明传统掩模布局的图1的部分C的放大图;
图3说明图1的掩模布局的分割结果;
图4说明本发明的优选实施例的原始掩模布局;
图5说明通过修正图4的原始掩模布局所获得的修正布局;
图6说明分割图4的该修正掩模布局的结果;
图7说明本发明的优选实施例的掩模布局的形成方法的流程图。
简单符号说明
10斜向图案
11侧缘
12边缘侧缘
13有源区
14装置隔离层
15顶点
16修正图案
17顶点
21分割区域
23碎片
25碎片
100斜向图案
101有源区
103装置隔离层
105边缘侧缘
200修正图案
201顶点
300第三多边形
601主要多边形部分
603侧缘部分
具体实施方式
本发明通过改变6F2单元布局或者4F2单元布局的设计来减少在电子束曝光的分割工艺中产生的碎片。使有源区和设定有源区的装置隔离层的斜向图案的布局产生变化。当进行光学邻近修正(OPC)时,可使该布局产生这种变化。
例如,当该OPC修正图案呈现一种衬线多边形形状时,该修正图案则不是被设计为与该斜向图案的侧缘垂直。反而,该图案被修正为形成在水平轴方向(与该分割方向相同)上延伸的多边形。因此,能够排除或者降低因为根据增加的修正图案所产生的顶点而造成的碎片。
当增加该修正图案时,不执行设定工艺,使得该修正图案与斜向图案合并。然而,使用计算机辅助设计(CAD)工具来处理数据,使得仅重叠该修正图案。所以当放大布局的CAD数据时,可防止在该斜向图案的布局里产生不希望并因此不必要的顶点。该布局可包括斜向图案,可根据将在晶片上实现的图案的设计规则以缩减曝光比率的倒数(例如,在4∶1缩减曝光期间时放大4倍)设计该斜向图案。因此可防止因为不希望产生的顶点而造成碎片。
在该OPC期间,通过堆叠在水平方向上延伸的小型多边形,将该斜向图案的边缘侧缘变成阶梯(stair)形状。因此,可防止在与该斜向图案的边缘侧缘相连的顶点产生碎片。
可设定该阶梯形状的小型多边形的临界尺寸(例如,与该分割方向垂直的临界尺寸),使得该临界尺寸具有比在电子束曝光系统内可允许的最小曝光要素或者最小分割尺寸还要大的尺寸。例如,在向量扫描型电子束曝光系统中,当执行分割时,限制电子束的形状。因此,该多边形的分割区域可被分成基本上等于多个多边形的区域。
优选考虑光学邻近效应(OPE)来设定该多边形的尺寸,使得该阶梯形状未被转移到该晶片上。优选地,当图像被转移到晶片上时,由于引起的OPE,该阶梯形状形成直线。
在该分割工艺期间,减少了碎片,因此电子束曝光射域数量也减少。在该分割工艺之后,实际电子束曝光所需的布局数据量被大大降低。该电子束曝光所需的时间被减少。因此可防止该图案的临界尺寸的波动,该波动是由于电子束曝光时间的增加所造成的抗蚀剂层的变形而产生的。因此,可改进在该光掩模上形成的抗蚀图案的临界尺寸的一致性,因此改进在晶片上形成的图案的一致性。
首先参考图4和图7,通过设计待实现在晶片上的斜向图案100的原始布局来执行本发明的掩模布局的形成方法,如图4所示(图7的701)。
该斜向图案100呈现矩形或者梯形的第一多边形的形状。特别是,该斜向图案100设置为一布局,以定义出有源区101和装置隔离层103。该斜向图案100的布局被辨识为具有表示该多边形的顶点位置的角度值的数据。该数据被储存成可被CAD系统或者电子束曝光系统所读取的文件(例如,图像数据系统格式文件)。
在该原始布局中,优选遵循6F2单元布局来绘制该斜向图案100。在该6F2单元布局中,该斜向图案100在距离该水平方向(X)(字线方向)或者该垂直方向(Y)(与该水平方向(X)垂直的位线方向)两者之一呈大约27度(A)的角度上延伸。该斜向图案100的边缘侧缘105在与该斜向方向(A)垂直的方向(B)上延伸。
可设定该斜向图案100,从而遵循4F2单元布局来配置该斜向图案100。在该4F2单元布局中,该斜向图案100可被设定为在斜向方向上延伸的第一多边形,该斜向方向不易以该向量扫描型电子束曝光系统所能辨识的角度值(例如,0、45或者90度的角度值)来表达。
参考图5和图7,在该斜向图案100的布局上进行OPC工艺。在该OPC工艺期间,进行该布局的修正或者修改,以防止在分割工艺期间产生碎片。然后,提供与该斜向图案100相关的布局数据至该电子束曝光系统。
可以在例如该水平方向(X)上进行该分割工艺。不过,该斜向图案100形成为在该斜向方向(A)上延伸的第一多边形的形状。因此会产生碎片,而该碎片所占的区域尺寸小于不恰当设定的分割区域。为了防止碎片的产生,考虑该分割工艺,修正该斜向图案100的布局。
考虑到该光学邻近效应(OPE),在该斜向图案100上进行OPC工艺。特别是在该斜向图案100上增加衬线形状的OPC修正图案200(图7中703)。在该斜向图案100上重叠该修正图案200,以准备CAD数据,这与将修正图案200合并至斜向图案100的传统技术不同。
一般而言,在半导体存储装置的大规模生产期间,在光刻工艺中使用缩减曝光。根据将在晶片上实现的装置图案的设计规则,来设计包括该斜向图案100的原始布局。
对于将在光掩模上实现的图案,使用该CAD以缩减曝光的减少率的倒数来放大原始布局数据(例如,当该缩减曝光是4∶1时,则放大4倍)。该放大的数据转变成为光掩模的布局数据。在该放大工艺期间,由于在该斜向图案10(参照图1)与该修正图案16(参照图1)之间进行合并而产生的新顶点17(参照图2),所以在该斜向图案10(参照图1)的侧缘11(参照图1)产生不希望的新顶点。
在该分割工艺中,可能会因为这些新顶点而产生碎片。为了防止该碎片的产生,则执行该分割工艺,使得当使用该CAD来放大该原始布局时,该斜向图案100与该修正图案200作为独立数据来进行处理。在该斜向图案100上重叠该修正图案200,使得该修正图案200可被保持作为独立数据,且不需该修正图案200与该斜向图案100合并。
通过该修正图案200所形成的第二多边形为在该水平方向(X)上延伸的小型多边形,使得该多边形在斜向方向上与该斜向图案100的侧缘交叉。这是因为该分割方向被认为是该分割区域的纵向方向。因为该分割方向是该水平方向(X),所以该衬线形状的修正图案200形成为在水平方向(X)上延伸的该第二多边形形状。
该第二多边形的修正图案200与该分割方向一致,以防止相关于表示该第二多边形200的顶点201所产生的额外碎片。以该顶点201的角度值所表示的该第二多边形形状是与在电子束曝光时曝光束的形状相同的角度值(例如,0、45或者90度)。
往回参考图5和图7,在该OPC工艺期间,修正该第一多边形的斜向图案100的相对的边缘侧缘105(参照图4),使得在该水平方向上延伸的多边形300堆叠形成阶梯形状的布局(图7的705)。
该斜向图案100的边缘侧缘105在与该斜向方向(A)垂直的方向(B)上延伸。当在该边缘侧缘105上进行分割工艺时,如图3所示,在邻近的顶点会产生该碎片23。为了防止该碎片23的产生,在堆叠结构中加入该第三多边形300,以在该OPC工艺期间将该边缘侧缘105修正为该阶梯形状,如图5所示。
优选将该第三多边形300的尺寸设定为比电子束曝光系统可允许的最小曝光要素的尺寸大。例如,该第三多边形300设为大于50nm的尺寸;特别是该第三多边形300设为大约100nm的尺寸。因此,在该垂直轴方向(Y)上的临界尺寸比该最小要素在分割工艺期间的分割区域大。第三多边形300为在水平方向(X)(分割方向)上延伸的多边形。该第三多边形300可设定为在该电子束曝光系统内可辨识的角度值(例如,0、45或者90度的角度值)所表示的形状。在分割第三多边形300时,不会因为顶点而产生碎片。因此,优选地将第三多边形300分割成相等的区域。
参考图6和图7,多边形在水平方向(X)上被分割成小型分割区域,以将与该修正斜向图案100有关的布局数据提供至该电子束曝光系统。考虑到OPC工艺期间随后的分割工艺,该电子束曝光系统用电子束来扫描该光掩模,以使该光掩模曝光(图7中的707)。
由于该分割工艺,如图6所示,防止在该斜向图案100的主要多边形部分601产生碎片。也通过该第三多边形300来防止在该斜向图案100的侧缘部分603产生碎片(参照图5),且基本上形成阶梯形状。该分割工艺的结果证明:可将该分割区域的最小临界尺寸设定成比如图3所示的产生碎片23和25的尺寸还要宽。
在传统技术中,例如,当在该电子束曝光系统中执行该分割工艺时,虽然该分割区域的最小尺寸被设定到大于最小曝光要素(例如,100nm),但由于该碎片23和25的产生,所以没有以设定的临界尺寸来进行该分割工艺(参照图3)。但是,以小于该设定临界尺寸的大小来执行该分割工艺(例如,50nm)。因此,大幅增加了电子束曝光射域的总数。
例如,当以50nm的最小分割区域尺寸来执行该分割工艺时,射域的数量是大约197,000,000。在此情况下,该电子束曝光所需的时间是大约65个小时。但是,根据本发明,防止产生该碎片。因此,该最小分割区域的尺寸可被增加到大约100nm。因此,该电子束曝光射域的总数被降低到大约93,000,000。因此,该电子束曝光所需的时间被降低到大约30个小时。
可降低该电子束曝光时间(或者电子束写入时间),因此可改善产率。另外,该曝光时间被减少。能有效地防止抗蚀剂层的劣化的变形,因此改善了该图案的临界尺寸的一致性。
虽然本发明实施例系描述了有关使用6F2单元布局的DRAM装置,本发明可被用于在4F2单元布局、快闪装置、专用集成电路(ASIC)装置等上形成斜向图案。
从上述中可明显看出,当该斜向图案的布局数据被分割成电子束曝光系统所需的数据格式时,在OPC工艺期间通过该布局的修正或者修改来防止产生碎片。本发明可防止在该分割工艺之后该布局数据突然地增加,因而减少了数据量。
另外,可降低曝光射域的数量,且因此有效地降低电子束曝光或者电子束写入所需的时间。换句话说,可增加该分割区域的尺寸或者分辨率。因此,能够有效地防止因过度曝光所造成的抗蚀剂层劣化的变形引起的图案变形。因此能保证该图案的临界尺寸的一致性和精确度。
虽然已揭示本发明的优选实施例来进行说明,但本领域的技术人员只要不背离权利要求所揭示的本发明的范围和精神,将可进行各种各样的修改、增加和替换。
Claims (12)
1.一种形成掩模布局的方法,所述方法包括:
提供初始布局,其中第一多边形的斜向图案被反复地布置在相对于垂直轴方向的斜向方向上;
修正所述第一多边形的斜向图案的相对的边缘侧缘,使得在水平轴方向上延伸的第二多边形堆叠在所述第一多边形的斜向图案的相对的边缘侧缘,以形成阶梯形状的布局;以及
在所述水平轴方向上分割所述多边形,以提供与修正布局相关的数据给电子束曝光系统。
2.如权利要求1的方法,其中,所述第一多边形的斜向图案被设置为定义出存储装置的有源区和隔离区的布局。
3.如权利要求2的方法,其中,遵循6F2单元布局或者4F2单元布局来配置所述第一多边形的斜向图案,其中所述存储装置是动态随机存取存储装置。
4.如权利要求1的方法,其中,所述第一多边形的斜向图案布置在与所述垂直轴方向成基本上为27度的角度上。
5.如权利要求1的方法,其中,所述第一多边形的斜向图案设置为矩形或者梯形布局。
6.如权利要求1的方法,其中,所述第二多边形设置为矩形或者梯形布局,所述矩形或者梯形布局是以与所述垂直轴方向或者所述水平轴方向成0、45或90度的角度值表示的。
7.如权利要求1的方法,其中,所述第二多边形的垂直轴临界尺寸被设置为使得所述第二多边形的垂直轴临界尺寸大于在所述电子束曝光系统中可允许的最小曝光要素的尺寸。
8.如权利要求1的方法,还包括提供用于光学邻近修正的衬线形状的在所述水平轴方向上延伸的第三多边形的修正图案至所述第一多边形的斜向图案,使得所述第三多边形与所述斜向方向上的斜向图案的侧缘交叉。
9.如权利要求8的方法,还包括:
将所述第三多边形的修正图案重叠在所述斜向图案上;以及
以用于所述分割的缩减曝光率的倒数来放大与其中所述第三多边形的修正图案重叠在所述斜向图案上的布局相关的数据。
10.如权利要求1的方法,其中,所述电子束曝光系统是向量扫描型电子束曝光系统,提供矩形或者梯形的电子束形状,所述矩形或者梯形以与所述垂直轴方向或者所述水平轴方向成0、45或90度的角度值来表示。
11.一种掩模布局,包括:
第一多边形的斜向图案,反复地布置在相对于垂直轴方向的斜向方向上;
衬线形状的光学邻近修正图案,以在水平轴方向上延伸的第二多边形形状重叠在所述斜向图案的侧缘,使得所述第二多边形与所述斜向方向上的斜向图案的侧缘交叉;以及
在所述水平轴方向上延伸的第三多边形,所述第三多边形堆叠在所述第一多边形的斜向图案的相对的边缘侧缘,以形成阶梯形状的布局。
12.如权利要求11的掩模布局,其中,所述第一多边形的斜向图案遵循6F2单元布局或者4F2单元布局而定义出有源区和隔离区。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060037346A KR100732772B1 (ko) | 2006-04-25 | 2006-04-25 | 마스크 레이아웃 형성 방법 및 이에 따른 레이아웃 |
KR37346/06 | 2006-04-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101063808A CN101063808A (zh) | 2007-10-31 |
CN101063808B true CN101063808B (zh) | 2010-06-16 |
Family
ID=38373546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101018750A Expired - Fee Related CN101063808B (zh) | 2006-04-25 | 2007-04-25 | 掩模布局的形成方法及利用该方法所形成的布局 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7332252B2 (zh) |
JP (1) | JP5043482B2 (zh) |
KR (1) | KR100732772B1 (zh) |
CN (1) | CN101063808B (zh) |
TW (1) | TWI320873B (zh) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5205983B2 (ja) * | 2008-01-18 | 2013-06-05 | 富士通セミコンダクター株式会社 | 半導体装置のデータ作成方法、および電子線露光システム |
JP2009210707A (ja) * | 2008-03-03 | 2009-09-17 | Nec Electronics Corp | フォトマスク及びその設計方法と設計プログラム |
US8056023B2 (en) * | 2008-12-14 | 2011-11-08 | International Business Machines Corporation | Determining manufacturability of lithographic mask by reducing target edge pairs used in determining a manufacturing penalty of the lithographic mask |
US8056026B2 (en) * | 2008-12-14 | 2011-11-08 | International Business Machines Corporation | Determining manufacturability of lithographic mask by selecting target edge pairs used in determining a manufacturing penalty of the lithographic mask |
US8161426B2 (en) * | 2009-01-30 | 2012-04-17 | Synopsys, Inc. | Method and system for sizing polygons in an integrated circuit (IC) layout |
KR101096263B1 (ko) * | 2009-12-29 | 2011-12-22 | 주식회사 하이닉스반도체 | 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법 |
US8745555B2 (en) | 2010-05-12 | 2014-06-03 | D2S, Inc. | Method for integrated circuit design and manufacture using diagonal minimum-width patterns |
US8266556B2 (en) * | 2010-08-03 | 2012-09-11 | International Business Machines Corporation | Fracturing continuous photolithography masks |
KR101974350B1 (ko) | 2012-10-26 | 2019-05-02 | 삼성전자주식회사 | 활성 영역을 한정하는 라인 형 트렌치들을 갖는 반도체 소자 및 그 형성 방법 |
US8839183B2 (en) * | 2013-01-31 | 2014-09-16 | Cadence Design Systems, Inc. | Method and apparatus for derived layers visualization and debugging |
KR102274834B1 (ko) * | 2014-09-12 | 2021-07-09 | 삼성디스플레이 주식회사 | 마스크리스 노광 장치, 마스크리스 노광 방법 및 이에 의해 제조되는 표시 기판 |
CN105280479B (zh) * | 2015-09-17 | 2018-05-01 | 上海华力微电子有限公司 | 一种栅极阵列图形的双重曝光制作方法 |
GB2583913B (en) * | 2019-05-07 | 2021-08-04 | Yara Uk Ltd | Fertilizer particles comprising iron |
CN113540213B (zh) | 2020-04-17 | 2023-07-14 | 长鑫存储技术有限公司 | 有源区、有源区阵列及其形成方法 |
CN112366203B (zh) * | 2020-10-23 | 2023-01-03 | 福建省晋华集成电路有限公司 | 图案布局以及其形成方法 |
CN113064321B (zh) * | 2021-03-26 | 2023-06-02 | 福建省晋华集成电路有限公司 | 一种掩模板的制备方法、存储介质以及设备 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6887630B2 (en) * | 2003-04-10 | 2005-05-03 | Numerical Technologies | Method and apparatus for fracturing polygons on masks used in an optical lithography process |
CN1688932A (zh) * | 2002-10-02 | 2005-10-26 | 索尼株式会社 | 掩模图形修正法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002198501A (ja) * | 2000-12-27 | 2002-07-12 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
US6721939B2 (en) | 2002-02-19 | 2004-04-13 | Taiwan Semiconductor Manufacturing Co., Ltd | Electron beam shot linearity monitoring |
JP2004301892A (ja) * | 2003-03-28 | 2004-10-28 | Fujitsu Ltd | パターン作成方法及び装置 |
US7022439B2 (en) | 2003-04-10 | 2006-04-04 | Synopsys, Inc. | Fracturing polygons used in a lithography process for fabricating an integrated circuit |
US7010764B2 (en) | 2003-04-14 | 2006-03-07 | Takumi Technology Corp. | Effective proximity effect correction methodology |
JP2005003996A (ja) * | 2003-06-12 | 2005-01-06 | Toshiba Corp | フォトマスクとフォトマスクの製造方法及びマスクデータ生成方法 |
US7055127B2 (en) | 2003-10-27 | 2006-05-30 | Takumi Technology Corp. | Mask data preparation |
-
2006
- 2006-04-25 KR KR1020060037346A patent/KR100732772B1/ko not_active IP Right Cessation
- 2006-12-29 US US11/618,639 patent/US7332252B2/en not_active Expired - Fee Related
-
2007
- 2007-02-26 TW TW096106418A patent/TWI320873B/zh not_active IP Right Cessation
- 2007-03-26 JP JP2007078268A patent/JP5043482B2/ja not_active Expired - Fee Related
- 2007-04-25 CN CN2007101018750A patent/CN101063808B/zh not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1688932A (zh) * | 2002-10-02 | 2005-10-26 | 索尼株式会社 | 掩模图形修正法 |
US6887630B2 (en) * | 2003-04-10 | 2005-05-03 | Numerical Technologies | Method and apparatus for fracturing polygons on masks used in an optical lithography process |
Non-Patent Citations (1)
Title |
---|
JP特开2003-17593A 2003.01.17 |
Also Published As
Publication number | Publication date |
---|---|
US7332252B2 (en) | 2008-02-19 |
KR100732772B1 (ko) | 2007-06-27 |
US20070248893A1 (en) | 2007-10-25 |
TWI320873B (en) | 2010-02-21 |
CN101063808A (zh) | 2007-10-31 |
TW200741335A (en) | 2007-11-01 |
JP2007293297A (ja) | 2007-11-08 |
JP5043482B2 (ja) | 2012-10-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100616 Termination date: 20130425 |