CN101047165B - 降低叠置偏移的遮罩叠置结构 - Google Patents

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Abstract

一种遮罩叠置图案结构，用于在集成电路制造期间，降低不对称轮廓引起的叠置图案偏移。该遮罩叠置图案结构包含第一遮罩、第二遮罩及应力释放功能装置。第一遮罩用于表示较低层之位置，第二遮罩用于表示较高层之位置，该应力释放功能装置用以释放较高层引起的薄膜应力。不同于一般遮罩叠置图案结构会因薄膜应力产生严重的叠置图案中心偏移，本发明具有数个沟渠围绕切割道，因此，可以改善不对称叠置图案轮廓。

Description

降低叠置偏移的遮罩叠置结构
【技术领域】
本发明涉及一种半导体制造工艺，尤其涉及一种遮罩叠置图案的设计，在半导体制造期间，可降低叠置图案中心偏移的问题。
【背景技术】
集成电路(IC)的制造是依序在半导体基材之上形成一层或多层物质，其可包含多晶硅层、介电层(如氧化层或氮化层)及金属层(如硅化金属层、钨层及铜层)。再将这些层图案化或蚀刻，则形成集成电路组件或特征。近年来，由于集成电路组件的尺寸持续缩小，使得这些组件的封装密度增加，集成电路组件的效能得以改善，制作成本也降低。
然而，较严谨的制造工艺参数会使这些集成电路组件的性能产生问题，举例来说，集成电路的制造工艺中，最为关键制造工艺控制技术之一为半导体基材之上连续的图案化层次之间的叠置准确度。一般来说，遮罩叠置图案用于确认连续的图案化层是否放置在适当的位置，其中，最常使用于叠置图案的是集成电路中心或组件之外，切割道区域之中较大的盒中之盒。图1说明典型的“盒”型遮罩叠置图案。内层的盒(斜线部分)一般印制在欲制造的半导体基材之顶层，而中心开放的外层盒则在半导体基材往下第二层。因此，此测量的步骤必须涉及高放大倍率且x及y方向的高分辨率，而在电子照相或显微镜系统上目标的成像。
现在参考图2A及图2B，揭示根据现有的遮罩叠置图案结构，集成电路组件一部份之俯视图及剖面图。在此结构中，使用四种区段所构成特定的遮罩叠置图案或称为“盒对盒(box-to-box)”图案，以形成内区段205及外区段201中供对准的两分离对准盒。图2B显示在金属层图案化光阻显影之后，集成电路组件一部份的剖面图，其包含于半导体基材210之上的层间介电层(ILD)212、多个接触开口(未显示于图中)、覆盖接触开口及整个表面的一金属层214(如铝-铜层)以及一金属覆盖层216(如钛/氮化钛层)，及形成于金属层216之上的一微影光阻图案218。理论上，在金属蚀刻之后，留下的金属图案不应在接触开口及金属线之间存在晶圆引起的叠置偏移，然而，事实上，在金属膜沉积之后，因为晶圆制造工艺使得叠置图案轮廓变得不对称，造成在接触开口及金属线之间存在晶圆制造工艺引起的叠置中心偏移。在金属线薄膜沉积之后，晶圆边缘偏移的程度大于晶圆中心，这种类型的叠置偏移行为称为“尺寸效应”。这是由两种因素所引发的这种效应，其中一种为叠置图案深度及物理气相薄膜沉积(PVD)角度的自体屏障效应，显示于图6中，另一种由晶圆表面的金属覆盖层216引起的应力。一般而言，金属覆盖层(如钛/氮化钛层)的应力会较金属层(如铝-铜层)来的大，此应力的拉扯会造成叠置图案轮廓的不对称。再者，当金属覆盖层厚度增加，金属应力较高，会造成更严重的叠置图案偏移，另外当金属线层厚度增加，因金属应力所引起的变形量亦较大，也会造成较严重的叠置图案偏移。
现在参考图3A，揭示已部分完成的半导体组件图之一部份，图中显示于右侧部分的组件区域310，也显示一部份的切割区域330，其中叠置遮罩将会建立在左侧。
首先，包含栅极、漏极及源极(未显示于图中)的晶体管特征形成于半导体基材300之上。之后，以现有的微影及蚀刻技术图案化此结构。之后，层间介电层(ILD)302先形成于整个半导体基材之表面，再形成接触开口305。之后，沉积第一金属层304，再进行回蚀刻，以形成金属插塞304于组件区域中，而金属残留于切割道区域的叠置遮罩侧壁中，如图3A所示，此第一金属层进行回蚀刻步骤，也可以化学机械研磨的步骤取代。之后，沉积第二金属层结构308，以形成第一金属内连接层且覆盖整个表面，如图3A所示。
在一实施例中，以现有的化学气相沉积(CVD)和物理气相沉积(PVD)技术搭配形成整个金属层结构。形成第一金属层304后，在层间介电层302顶上依序形成的多层金属膜结构308，由下往上可以包含一氮化钛底层308a、铝金属层308b、钛层308c及氮化钛顶层308d，如图3B所示。在一实施例中，氮化钛底层308a的厚度约在300至600埃之间，铝金属层308b的厚度约在2000至10000埃之间，钛308c的厚度约在100至300埃之间，氮化钛顶层308d的厚度约在200至600埃之间。
现在参考图3C，其揭示在光阻涂布及曝光之后，已部分完成的半导体组件图之一部分。同样地，图中显示于右侧部分的组件区域310，也显示一部份的切割区域330，其中遮罩叠置图案将会建立在左侧。由于相较于金属层，金属覆盖层具有较高的应力，在金属沉积工艺之后，金属轮廓309的边缘变为不对称的轮廓，使得残留的光阻图案312由理想的对称轮廓稍微向左偏移。当执行叠置偏移测量时，将实际叠置会是不相等的A1及B1而不是理想状态时相等的A及B。因此，在完成金属蚀刻步骤除去光阻图案之后，即会观察到金属线图案与接触开口有图案错置的现象，造成金属图案308a并未完全覆盖组件区域中的接触开口305b，如图3D所示。相伴观察到现象是晶圆边缘位置的偏移量会较晶圆中心位置来的大。这种类型的对准失误(misalignment)将会严重地影响电性能及集成电路的可靠度。
因此，目前需要一种新的以及改良遮罩叠置图案设计，可以有效解决前述的现有技术问题。
【发明内容】
本发明解决上述或其它现有技术制造工艺的缺点。本发明揭示在集成电路制造工艺期间，一种降低不对称叠置图案偏移的遮罩叠置图案安排。不同于一般遮罩叠置图案安排会因薄膜应力产生严重的叠置图案偏移，本发明具有数个沟渠邻近遮罩叠置图案，且围绕切割道，因此，可以通过缓冲沟渠降低整体晶圆上之金属应力，而改善不对称叠置图案轮廓。
本发明的目的为提供一遮罩叠置图案结构，可供测量较低层材料及较高层材料之间的相对位置。此遮罩叠置图案安排包含第一遮罩、应力释放功能装置及第二遮罩。第一遮罩用于表示较低层之位置，第二遮罩用于表示较高层之位置，而应力释放功能装置用以释放较高层材料所引起的薄膜应力。
本发明之另一目的为提供一种遮罩叠置图案结构以供测量较低层材料及较高层材料之间的相对位置。此遮罩叠置图案安排包含第一遮罩、至少一缓冲沟渠及第二遮罩。第一遮罩用于表示较低层之位置，至少一缓冲沟渠用于释放较高层引起的薄膜应力，第二遮罩用于表示较高层之位置。
本发明之另一替代方式为，此遮罩叠置图案安排包含一遮罩及至少一缓冲沟渠。此遮罩用于表示半导体基材的位置，而至少一缓冲沟渠用于释放较高层所引起的薄膜应力。
【附图说明】
以下附图包含在说明书中且构成说明书的一部分，用于说明本发明之实施例，附图与说明书一起用于解释本发明之特征、优点及原理。
图1说明典型的现有“盒”型遮罩叠置图案；
图2A说明现有的“盒至盒-叠置遮罩”结构；
图2B显示在金属层上的光阻叠置图案的剖面图；
图3A显示一部份已部分完成的叠置图案及半导体组件图；
图3B显示第二金属层结构的放大图；
图3C显示在光阻涂布及显影之后，一部份已部分完成的叠置图案及半导体组件图；
图3D显示在金属蚀刻之后，一部份已部分完成的叠置图案及半导体组件图；
图4A说明根据本发明之一实施例，一遮罩叠置图案安排的俯视图；
图4B说明根据本发明之一实施例，一遮罩叠置图案安排之放大俯视图；
图4C说明根据本发明之一实施例，一遮罩叠置图案安排之放大侧视图：
图5A为根据本发明之一实施例说明在晶圆表面的遮罩叠置图案安排的俯视图；
图5B说明根据本发明之一实施例，可降低顶金属覆盖层引起的应力之叠置图案安排效应的放大俯视图；
图5C说明根据现有技术，顶金属覆盖层引起的应力之叠置图案安排效应的放大俯视图；
图5D说明根据本发明之一实施例，可降低顶金属覆盖层引起的应力之叠置图案安排效应的侧视图；
图5E说明根据现有技术，顶金属层引起的应力之遮罩叠置图案安排效应的放大俯视图；以及
图6说明根据现有技术，叠置图案深度及沉积角度的自屏障效应的示意图。
主要组件符号说明
201外区段205内区段
210半导体基材212层间介电层
214金属层216金属覆盖层
218微影叠置图案300半导体基材
302内层介电层304第一金属层
305、305b接触开308第二金属层结构
308a氮化钛底层308b铝金属层
308c钛层308d氮化钛顶层
309金属轮廓310组件区域
330切割道区域400晶圆
402层间介电层405遮罩叠置图案
410组件区域415区域
420缓冲沟渠
420a外侧沟渠430切割道
500晶圆502层间介电层
504金属层510沟渠
520放大部分
【具体实施方式】
本发明涉及一种遮罩叠置图案设计，供测量一较低层材料及一较高层材料之相对位置。在下列的描述中所使用的组件符号是为了使得本发明能有更清楚的了解。本领域技术人员可以了解下列特定实施例的变型将可同样达到本发明的目的。已知的工艺步骤在此不会详加描述，以避免不必要地模糊本发明。
参考图4A、图4B及图4C，揭示根据本发明之较佳实施例的俯视图、局部放大图及侧视图。参考图4A可以获得详细的了解，其揭示根据本发明实施例之遮罩叠置图案的俯视图。区域430称为切割道区域，其环绕组件区域410之外。切割道430的宽度约在60微米至120微米之间。区域415设计为供一被蚀刻层次来放置遮罩叠置图案。此处，遮罩叠置图案405位于主动组件区域410之外的区域430。在此，遮罩叠置图案405是用来指示层间介电层，且位于区域415。在一实施例中，遮罩叠置图案405包含四种分离区段的遮罩叠置图案，且其中两种遮罩叠置图案405位于切割道430的每一侧，如图所示。因此，根据本发明之一特征，供释放薄膜应力的缓冲沟渠420围绕切割道。在图4B所示的较佳实施例中，至少一外侧沟渠420a代表较低层的位置。然而，围绕切割道两侧的两沟渠或多个沟渠区段可以用于围绕沟渠的一侧或两侧。如图4C所示，由晶圆400的侧视图，可以看到层间介电层402上的应力缓冲沟渠420a位于对应图4B的左侧。在一实施例中，缓冲沟渠与遮罩叠置图案的宽度相同，也可以是缓冲沟渠的宽度大于遮罩叠置图案。
现在参考图5A，其说明在晶圆表面上之遮罩叠置图案的俯视图。图5B及图5C显示本发明之一较佳实施例与现有技术的比较，是在一放大区域部分520之上应力差异的比较。图5B清楚显示根据本发明之一较佳实施例，金属薄膜引起的应力效应降低。沟渠510建立于切割道中，且环绕集成电路的主动区域，在晶圆边缘的应力大幅下降，参见图5B。较大的箭号即表示在图中存在较大的应力。相较于图5C中现有技术的遮罩叠置图案安排，其在晶圆边缘的应力较大。相似的情况，如图5D所示，根据本发明之一较佳实施例，沟渠510建立于切割道中，且环绕集成电路的主动区域，由晶圆500的侧视图，可以看到由层间介电层502上金属层504所引起的应力大幅下降。不同于显示于图5E的一般遮罩叠置图案安排，因薄膜应力而会有严重的叠置图案轮廓偏移，具有多个沟渠围绕叠置图案可以改善不对称的叠置图案轮廓。
相较于现有技术，根据本发明之遮罩叠置图案安排可以提供许多优点：
1.本发明的遮罩叠置图案安排可以降低金属覆盖层与金属膜引起的应力。
2.本发明的遮罩叠置图案安排可以降低叠置图案轮廓不对称的问题。
3.本发明的遮罩叠置图案安排可以降低叠置图案偏移现象，尤其是在晶圆边缘。
4.本发明的遮罩叠置图案安排可以改善整体的晶圆合格率。
虽然本发明已将较佳实施例揭示于上，然其仅用以说明，并非是要限制本发明的范围，任何本领域技术人员应当知道，在不脱离本发明之精神和范围内可作些许的更动及润饰。

Claims (18)

1.一种遮罩叠置图案结构，包含：
一第一遮罩，以表示一较低层的位置；
一第二遮罩，以表示一较高层的位置，其中该第一遮罩和第二遮罩形成遮罩叠置图案；以及
半导体基材应力释放功能装置，包括一个或多个围绕切割道的缓冲沟渠，以释放该较高层引起的应力，其中该缓冲沟渠的宽度等于或大于该遮罩叠置图案的宽度。
2.如权利要求1所述的遮罩叠置图案结构，其中相对于该第二遮罩，该第一遮罩具有一较低轮廓。
3.如权利要求1所述的遮罩叠置图案结构，其中所述缓冲沟渠包含沿该第一遮罩的一个沟渠。
4.如权利要求1所述的遮罩叠置图案结构，其中所述缓冲沟渠包含围绕该第一遮罩的多个缓冲沟渠。
5.如权利要求1所述的遮罩叠置图案结构，其中该第一遮罩包含多个分离的遮罩叠置图案。
6.一种遮罩叠置图案结构，包含：
一第一遮罩，以表示一较低层的位置；
一第二遮罩，以表示一较高金属层的位置，其中该第一遮罩和第二遮罩形成遮罩叠置图案；以及
一个或多个缓冲沟渠，围绕切割道，以释放较高金属层引起的一薄膜应力，其中该缓冲沟渠的宽度等于或大于该遮罩叠置图案的宽度。
7.如权利要求6所述的遮罩叠置图案结构，其中该较高金属层包含复合金属层。
8.如权利要求7所述的遮罩叠置图案结构，其中该复合金属层包含具有高于该较低层的应力的一金属覆盖层。
9.如权利要求8所述的遮罩叠置图案结构，其中该较高金属覆盖层包含钛/氮化钛，而该较低层包含铝铜层。
10.如权利要求6所述的遮罩叠置图案结构，其中该缓冲沟渠包含沿着该第一遮罩的一个沟渠。
11.如权利要求6所述的遮罩叠置图案结构，其中该缓冲沟渠包含围绕该第一遮罩的多个沟渠。
12.如权利要求6所述的遮罩叠置图案结构，其中该第一遮罩包含多个分离的遮罩叠置图案。
13.一种遮罩叠置图案结构，包含：
一遮罩，以表示在一半导体基材之上的位置；以及
一个或多个缓冲沟渠，围绕一切割道，以释放一较高金属层的一薄膜应力，其中该缓冲沟渠的宽度等于或大于遮罩叠置图案的宽度，其中所述遮罩与较高金属层形成该遮罩叠置图案。
14.如权利要求13所述的遮罩叠置图案结构，其中该较高金属层为复合金属层。
15.如权利要求14所述的遮罩叠置图案结构，其中该复合金属层包含一金属覆盖层，该金属覆盖层具有相对于一较低的内层介电层更高的应力。
16.如权利要求15所述的遮罩叠置图案结构，其中该较高金属层包含钛/氮化钛。
17.如权利要求13所述的遮罩叠置图案结构，其中该缓冲沟渠包含沿该遮罩的一个沟渠。
18.如权利要求13所述的遮罩叠置图案结构，其中该缓冲沟渠包含围绕该遮罩的多个沟渠。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
US8513821B2 (en) 2010-05-21 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Overlay mark assistant feature
CN103869603B (zh) * 2012-12-14 2016-12-21 上海空间电源研究所 一种光刻版组件及检测光刻对准精度的方法
US9207545B2 (en) 2013-03-12 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Invisible dummy features and method for forming the same
US9054113B1 (en) * 2013-12-30 2015-06-09 Nanya Technology Corporation Box-in-box overlay mark
EP3376287A1 (en) * 2017-03-14 2018-09-19 ASML Netherlands B.V. Methods of determining corrections for a patterning process, device manufacturing method, control system for a lithographic apparatus and lithographic apparatus
CN111103767B (zh) * 2019-12-11 2021-06-29 长江存储科技有限责任公司 一种半导体器件及其制作方法和电子设备
CN113433791B (zh) * 2020-03-23 2023-03-31 长鑫存储技术有限公司 一种掩膜版
US20220244632A1 (en) * 2021-02-02 2022-08-04 Changxin Memory Technologies, Inc. Formation method of photomask and photomask

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438696A (zh) * 2002-02-10 2003-08-27 台湾积体电路制造股份有限公司 应力释放的图案组合结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3348783B2 (ja) * 1999-07-28 2002-11-20 日本電気株式会社 重ね合わせ用マーク及び半導体装置
US7190823B2 (en) * 2002-03-17 2007-03-13 United Microelectronics Corp. Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
US7196429B2 (en) * 2004-04-26 2007-03-27 Macronix International Co., Ltd. Method of reducing film stress on overlay mark
US7449792B2 (en) * 2006-04-25 2008-11-11 Macronix International Co., Ltd. Pattern registration mark designs for use in photolithography and methods of using the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438696A (zh) * 2002-02-10 2003-08-27 台湾积体电路制造股份有限公司 应力释放的图案组合结构

Also Published As

Publication number Publication date
US7952213B2 (en) 2011-05-31
CN101047165A (zh) 2007-10-03
US20070258637A1 (en) 2007-11-08
TW200736822A (en) 2007-10-01

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