CN101043284A - 一种宽带码分多址系统中turbo编码器内的交织器 - Google Patents

Abstract

一种宽带码分多址系统中TURBO编码器内的交织器，包括：质数和原根值存储单元，用于存储p及其对应的v并依次输出；交织参数计算单元，用于根据输入数据块大小K，计算出相应的质数P、输入矩阵行数R、列数C和原根值V并输出；S序列计算单元，用于根据V及P求出S序列即行内置换的基础序列的值并保存；Ri序列计算单元用于保存质数序列Q中包含的质数q_i对(P－1)求模后的值；地址生成单元，用于根据交织参数及S序列、R序列的值确定行地址和列地址的输出顺序，得到该地址在输入数据序列里的绝对位置并输出。上述单元采用加法器实现乘法运算，采用循环比较减法器实现取模电路，大大减少了运算所需的硬件资源。

Description

一种宽带码分多址系统中TURBO编码器内的交织器

技术领域

本发明涉及一种交织器，更具体地，涉及宽带码分多址(WCDMA)系统物理信道编码中TURBO编码中的交织器。

背景技术

Turbo编码器原理

Turbo编码方案是采用并联卷积码(PCCC)，它有两个8状态子编码器和一个Turbo码内交织器。Turbo码的编码速率是1/3。Turbo编码结构见图1。

用于并联卷积码(PCCC)的8状态子编码的传递函数为：

$G\left(D\right)=[1,\frac{g_1\left(D\right)}{g_0\left(D\right)}],$

其中：

g₀(D)＝1+D²+D³，

g₁(D)＝1+D+D³。

当开始对输入比特编码时，8状态子编码器移位寄存器的初始值为“全0”。Turbo编码器的输出为：

x₁，z₁，z′₁，x₂，z₂，z′₂，...，x_K，z_K，z′_K，

这里，x₁，x₂，...，x_K为输入到Turbo编码器也就是第一个8状态子编码器和Turbo码内交织器的比特，K是比特数，而z₁，z₂，...，z_K和z′₁，z′₂，...，z′_K分别是第一个和第二个8状态子编码器的输出比特。

Turbo码内交织器的输出比特用x′₁，x′₂，...，x′_K来表示，这些比特将输入到第二个8状态子编码器。

格栅终止的操作是在所有的信息比特编码后，从移位寄存器反馈中得到尾比特来完成的。尾比特在信息比特编码后添加。

最开始的三个尾比特在第二个子编码器不工作时，用于终止第一个子编码器(图1中上面的开关打到下端时)。最后三个尾比特在第一个子编码器不工作时，用于终止第二个子编码器(图1中下面的开关打到下端时)。

因此格栅终止的传输比特为：

x_K+1，z_K+1，x_K+2，z_K+2，x_K+3，z_K+3，x′_K+1，z′_K+1，x′_K+2，z′_K+2，x′_K+3，z′_K+3。

这末尾12个比特是尾比特的系统位和校验位，尾比特用于使编码器状态回零。

Turbo码内交织器

Turbo码内交织器由比特输入矩阵并填充比特、矩阵的行内置换和行间置换、矩阵输出比特并加以修正这几部分组成。Turbo码内交织器的输入比特用x₁，x₂，x₃，...，x_K来表示，其中K是比特数，取值范围是40≤K≤5114。信道编码的输入比特和Turbo码内部交织器的输入比特之间关系为x_k＝o_irk和K＝K_i。

下面是文中要用到的符号：

K    Turbo码内交织器的输入比特数

R    矩阵的行数

C    矩阵的列数

p    质数

v    初始根

<s(j)>_{j∈{0，1，...，p-2}}   行内置换的基础序列

q_i   最小质数

r_i   序列改变后的质数

<T(i)>_{i∈{0，1，...，R-1}}    行间置换模式

<U_i(j)>_{j∈{0，1，...，C-1}}  第i行行内置换模式

i       矩阵行号

j       矩阵列号

k       比特序列号

输入到Turbo码内交织器的比特序列x₁，x₂，x₃，...，x_K按以下规则输入到矩阵中：

(1)按以下规则确定矩阵的行数R；

$R=\left\{\begin{array}{c}5,\mathrm{if}(40\&le;K\&le;159)\\ 10,\mathrm{if}\left((160\&le;K\&le;200)\mathrm{or}(481\&le;K\&le;530)\right)\\ 20,\mathrm{if}(K=\mathrm{any\; other\; value})\end{array}\right.$

矩阵的行从顶至底依次记为0，1，2，....，R-1。

(2)按以下规则确定矩阵的列数C和内部置换所用到的质数P；

如果481≤K≤530，则P＝53且C＝P；否则：

按以下规则从质数和相关原根值表，即下表1中查找满足条件的最小的质数p：K≤R×(p+1)，该p即为内部置换所用到的质数P。

并按以下规则确定C

$C=\left\{\begin{array}{ccc}P-1& \mathrm{if}& K\&le;R\&times;(P-1)\\ P& \mathrm{if}& R\&times;(P-1)<K\&le;R\&times;P\\ P+1& \mathrm{if}& R\&times;P<K\end{array}\right..$

矩阵的列从左至右依次记为0，1，2，....，C-1。

表1  质数和相关原根值

p	v	p	v	p	v	p	v	p	v
										7	3	47	5	101	2	157	5	223	3
11	2	53	2	103	5	163	2	227	2
										13	2	59	2	107	2	167	5	229	6
17	3	61	2	109	6	173	2	233	3
										19	2	67	2	113	3	179	2	239	7
23	5	71	7	127	3	181	2	241	7
										29	2	73	5	131	2	191	19	251	6
31	3	79	3	137	3	193	5	257	3
										37	2	83	2	139	2	197	2
41	6	89	3	149	2	199	3
										43	3	97	5	151	6	211	2

(3)将输入比特序列x₁，x₂，x₃，...，x_K按行写入到R×C矩阵中，起始于第0行、第0列的比特y₁；

$\left[\begin{array}{ccccc}{y}_1& y_2& y_3& \&CenterDot;\&CenterDot;\&CenterDot;& y_C\\ y_{(C+1)}& y_{(C+2)}& y_{(C+3)}& ...& y_{2C}\\ .& .& .& & .\\ .& .& .& ...& .\\ .& .& .& & .\\ y_{((R-1)C+1)}& y_{((R-1)C+2)}& y_{((R-1)C+3)}& ...& y_{R\&times;C}\end{array}\right]$

其中y_k＝x_k，k＝1，2，...，K。如果R×C＞K，则填充哑元比特使y_k＝0 or 1，k＝K+1，K+2，...，R×C。这些哑元比特在行内和行间置换后的矩阵输出中去除。

(4)比特输入完成之后，R×C矩阵按下述S1-S6步算法逐步执行行内和行间置换。

1)根据得到的质数P从表1中选择一个初始根v，表中它在质数p的右边。

2)按下式构造用于行内置换的基础序列<s(j)>_{j∈{0，1，...，p-2}}：

s(j)＝(v×s(j-1))modP，j＝1，2，...，(P-2)，ands(0)＝1。

3)设序列<q_i>_{i∈{0，1，...，R-1}}中的第一个质数为q₀＝1，并且按下式确定序列<q_i>_{i∈{0，1，...，R-1}}中包含的最小质数q_i，式中g.c.d.为最大公约数。

g.c.d(q_i，p-1)＝1，q_i＞6，and q_i＞q_(i-1)，i＝1，2，...，R-1

4)按下列关系将<q_i>_{i∈{0，1，...，R-1}}转换为<r_i>_{i∈{0，1，...，R-1}}

r_T(i)＝q_i，i＝0，1，...，R-1，这里<T(i)>_{i∈{0，1，...，R-1}}为行间置换模式，表2中列出了4种模式，它们取决于输入比特数K。

表2  Turbo码内交织器的行间置换模式

输入比特数K	行数R	行间置换模式<T(0)，T(1)，...，T(R-1)>
			(40≤K≤159)	5	<4，3，2，1，0>
(160≤K≤200)or(481≤K≤530)	10	<9，8，7，6，5，4，3，2，1，0>
			(2281≤K≤2480)or(3161≤K≤3210)	20	<19，9，14，4，0，2，5，7，12，18，16，13，17，15，3，1，6，11，8，10>
K＝其他任意值	20	<19，9，14，4，0，2，5，7，12，18，10，8，13，17，3，1，16，6，15，11>

5)执行第i行行内置换(i＝0，1，...，R-1)：

如果C＝P，则：

U_i(j)＝s((j×r_i)mod(P-1))，j＝0，1，...，(P-2)，and U_i(P-1)＝0，U_i(j)为第i行第j个置换比特的初始位置。

如果C＝P+1，则：

U_i(j)＝s((j×r_i)mod(P-1))，j＝0，1，...，(P-2).U_i(P-1)＝0，and U_i(P)＝P，U_i(j)为第i行第j个置换比特的初始位置，且如果K＝R×C，则用U_R-1(0)替换U_R-1(p)。

如果C＝P-1，则：

U_i(j)＝s((j×r_i)mod(P-1))-1，j＝0，1，...，(P-2)，U_i(j)为第i行第j个置换比特的初始位置。

6)基于模式<T(i)>_{i∈{0，1，...，R-1}}对矩阵执行行间置换，这里T(i)为第i个置换行的初始位置。

行内和行间置换之后，置换矩阵的比特可表示为y′_k：

$\left[\begin{array}{ccccc}{y^{\&prime;}}_1& {y^{\&prime;}}_{(R+1)}& {y^{\&prime;}}_{(2R+1)}& ...& {y^{\&prime;}}_{((C-1)R+1)}\\ {y^{\&prime;}}_2& {y^{\&prime;}}_{(R+2)}& {y^{\&prime;}}_{(2R+2)}& ...& {y^{\&prime;}}_{((C-1)R+2)}\\ .& .& .& & .\\ .& .& .& ...& .\\ .& .& .& & .\\ {y^{\&prime;}}_R& {y^{\&prime;}}_{2R}& {y^{\&prime;}}_{3R}& ...& {y^{\&prime;}}_{C\&times;R}\end{array}\right]$

(5)Turbo码内交织器的输出是行内和行间置换后R×C矩阵按列读出的比特序列，该矩阵从0行0列的y′₁开始，到R-1行C-1列的y′_CR结束。输出通过删除行内和行间置换前输入中填充的哑元比特得到修正，即从输出中删除k＞K时y_k对应的y′_k。Turbo码内交织器的输出比特用x′₁，x′₂，...，x′_K来表示，x′₁对应于修正后具有最小下标k的y′_k，x′2对应于修正后具有次小下标k的y′_k，依此类推。Turbo码内交织器的输出比特数量为K，修正剪除掉的比特总数为R×C-K。

由TRUBO交织器的原理可以看出，该算法中关键是S序列计算和行内交换，这里面包含了两个乘法及取模电路，如果直接采用乘法电路或除法电路，用硬件实现所消耗的资源将非常大。所以如何减少硬件资源是turbo编码器设计中的主要难点。

申请号为03115710.6的中国专利提出了一种用循环比较减完成取模的方法，该方法删除了除法电路，使资源有很多减少，但是在求S序列时还是使用了乘法电路，还可以进一步的简化。

发明内容

本发明要解决的技术问题是提供一种WCDMA系统TURBO编码器内的交织器，大大减少运算所需的硬件资源。

为了解决上述技术问题，本发明提供了一种宽带码分多址系统中TURBO编码器内的交织器，包括质数和原根值存储单元、交织参数计算单元、S序列计算单元、Ri序列计算单元、地址生成单元，其特征在于：

所述质数和原根值存储单元用于存储质数和原根值表中的p及其对应的v，并依次输出到交织参数计算模块和Ri序列计算单元；

所述交织参数计算模块用于根据输入数据块大小K，计算出相应的质数P、输入矩阵行数R、列数C和原根值V，将P、V输出到S序列计算单元，将P输出到Ri序列计算单元，将R、C、P输出到地址生成单元；

所述S序列计算单元用于根据输入的原根值V及质数P求出S序列即行内置换的基础序列的值并保存；

所述Ri序列计算单元用于保存质数序列Q即<q_i>_{i∈{0，1，...，R-1}}中包含的质数q_i对(P-1)求模后的值；

所述地址生成单元用于根据计算出的交织参数及S序列、R序列的值确定行地址和列地址的输出顺序，将行地址乘以列数并加上列地址得到该地址在输入数据序列里的绝对位置并输出；

上述单元的硬件电路中，采用加法器实现乘法运算，采用循环比较减法器实现取模电路。

进一步地，上述交织器还可具有以下特点：

所述交织参数计算模块在确定一个使公式K＜＝R*(P+1)成立的最小的P值时，采用简单的用组合逻辑电路求出R＝5、10、20时的R*(P+1)值，并用一比较器对R*(P+1)和K进行比较，当R*(P+1)大于等于K时，锁存读出的p值，该p值即为要求解的P。

进一步地，上述交织器还可具有以下特点：

所述S序列计算模块包括依次连接的S*V模块、选择器、循环比较减法器和S序列存储器，以及连接在循环比较减法器和S序列存储器之间的写地址计数器；其中：

所述S*V单元输入为S，采用加法组合出2S、3S、5S、6S、7S、19S信号输出；

所述选择器根据输入的V值，从2S、3S、5S、6S、7S、19S等输入中选择相应的一个输出到循环比较减法器；

所述循环比较减法器将该值与输入的P比较，若小于P则存储该值，否则将该值减P并替换原值，循环执行比较和减操作，一直减到该值小于P为止再输出该值，按当前写地址保存到S序列存储器并返回到S*V单元；同时，还输出一有效信号到所述写地址计数器，使S序列存储器的写地址加1，开始下一次的运算；

S序列存储器的第一个存储单元即S(0)的值置为1。

进一步地，上述交织器还可具有以下特点：

所述Ri序列计算单元包括(P-1)倍增单元、比较减法器、删除指示信号生成单元、写地址计数器和Ri序列存储器，其中：

所述(P-1)倍增模块用于对输入的P减1后，用加法电路组合出2～7(P-1)信号输出到比较减法器；

所述比较减法器用于从质数和原根值存储单元中依次读出质数p，并将读出的p值与(P-1)倍增模块的输出比较，如果大于7(P-1)则减去7(P-1)，否则与6(P-1)比较，直到最终该质数减完后的值小于P-1，再输出到Ri序列存储器；

所述删除指示信号生成单元保存有各P值对应的要删除的G值，输入信号为计算出的P值和读出的p值，在读出的p值不等于输入P值对应的G值时，将该值保存到Ri序列存储器，否则不予保存；

所述Ri序列存储器中保存的质数由所述地址生成单元返回一个Ri_addr即Ri序列的读地址信号来读出。

进一步地，上述交织器还可具有以下特点：

所述删除指示信号生成单元在读出的p值不等于输入P值对应的G值时，输出有效信号到写地址计数器，使输出到Ri序列存储器的写地址加1；如等于G值，则输出无效信号，写地址计数器的写地址不变。

进一步地，上述交织器还可具有以下特点：

所述地址生成单元包括行地址计数器、列地址计数器、行地址置换单元、列地址发生单元、U序列存储器、加法取模电路及乘法器电路；其中：

所述行地址计数器输入信号为R值，从0开始到R-1循环计数，将计数值输出到行地址置换单元、列地址发生器和列地址计数器，并作为Ri序列存储器和U序列存储器的读地址；

所述行地址置换单元用于根据K、R确定当前的行间置换模式，根据行计数值i映射得到相应模式下的值T(i)，作为行地址输出到乘法器；

所述U序列存储器的读地址与Ri序列存储器地址一一对应，用于存储对应行的Ri的累加并模(p-1)的值，其初始值为全0，其输出作为S序列存储器的读地址；

所述加法取模电路用于将从Ri序列存储器读出的Ri值，加上从U序列存储器相应读出的U值，其和模(P-1)后回存给U序列存储器，作为下一列U序列在当前行的值；

所述列地址计数器的输入信号为R值、C值和行地址计数值，当行地址计数值达到最大值时，列地址加1，列计数值输出到列地址发生器；

所述列地址发生单元接收行地址计数器、列地址计数器的计数值以及从S序列存储器中读出的值s，按规定的算法向乘法器输出列地址；

乘法器用于将输入的行地址乘以列数并加上列地址，得到最终输出的绝对地址，当该地址值大于输入数据块大小K时，输出数据指示无效，当所有行列完成时，输出读结束标志。

可以看出，本发明通过根据原根的特点将S序列的乘法改成组合加法，并利用删除值控制Ri序列的存储等方法，大大的降低了Turbo编码器所占的资源。本发明通过采用循环减实现取模及采用组合实现乘法的方式实现了turbo内交织器的实现，通过这种方法大大的减少了硬件资源。

附图说明

图1表示的是已知的turbo编码器的结构图；

图2表示的是本实施例整个turbo交织器的结构图；

图3表示的是本实施例计算S序列的电路结构图；

图4表示的是本实施例查找并计算、存储Ri序列的电路结构图；

图5表示的是本实施例地址生成的电路结构图。

具体实施方式

下面结合附图对本发明的实施例进行详细说明。

如图2所示，本实施例的交织器包括质数和原根值存储单元、交织参数计算单元、S序列计算单元、Ri序列计算单元、地址生成单元等。其中：

质数和原根值存储单元用于按从小到大的顺序依次存储上述质数和原根值表中的p及其对应的v，还具有一个地址计数器，以依次读出其中的数据，并输出到参数计算模块和Ri序列计算单元。

参数计算模块用于按照协议规定，根据输入数据块大小K，算出相应的质数P、输入矩阵的行数R和列数C、以及原根值V，将P、V输出到S序列计算单元，将P输出到Ri序列计算单元，将R、C、P输出到地址生成单元。具体公式见上述步骤(1)和(2)。

本实施例中，这些参数全部由硬件计算出，软件只需提供输入比特数K即可，可以采用已有的硬件电路。首先，通过逻辑比较电路中将输入的数据块长度K与几个区间的边界值常数比较，确定出行数R。然后从质数和原根值存储单元中按从小到大的顺序依次读出p值，从中确定一个使公式K＜＝R*(P+1)成立的最小的P值。这里有一个R*(P+1)要计算，由于R只取特定的值5、10、20，所以该乘法可以简单的用组合逻辑实现，如5(P+1)可以通过一次移位运算(移2位)和一次加法运算完成，用一比较器对R*(P+1)和K进行比较，当R*(P+1)大于等于K时，锁存读出的p值，该p值即为要求解的P。由该P可以直接得到对应的原根值V。然后根据步骤(2)中的规则，通过比较电路可以求出列数C。

S序列计算单元用于根据输入的原根值V及质数P求出S序列并存储到S序列存储器中，该S序列即上述行内置换的基础序列<s(j)>_{j∈{0，1，...，p-2}}。其计算规则见上述步骤(4)中的子步骤2)。

如图3所示，S序列计算模块包括依次连接的S*V模块、选择器、循环比较减法器和S序列存储器，以及连接在循环比较减法器和S序列存储器之间的写地址计数器；S序列存储器大小为256*9，S序列存储器的第一个存储单元即S(0)的值置为1。因为原根只有特定的几个值2、3、5、6、7、19，所以这里的乘法也可以用简单的组合逻辑实现，而取模电路则采用循环比较减电路实现。其中：

S*V单元输入为S，采用加法组合出2S、3S、5S、6S、7S、19S等输出，选择器根据输入的V值，从2S、3S、5S、6S、7S、19S等输入中选择相应的一个输出到循环比较减法器，如V＝3如则选择3S输出。循环比较减法器将该值与输入的P比较，若小于P则存储该值，否则将该值减P并替换原值，循环执行比较和减操作，一直减到该值小于P为止再输出该值，如此即完成了一次S*V对P取模，将(S*V)模P的值按当前写地址保存到S序列存储器并返回到S*V单元即令S＝S*V，图中模运算用“％”表示。同时还输出一有效信号到写地址计数器，使S序列存储器的写地址加1。开始下一次的运算。

Ri序列计算单元用于根据协议要求保存最多R个质数，Ri序列中的质数是质数序列Q即<q_i>_{i∈{0，1，...，R-1}}中包含的质数q_i对(P-1)求模后的值。关于该序列的定义请见上述步骤(4)中的子步骤3)。

针对规范中的规则推导可以得到质数序列Q本身的一些特点，即Q序列除了q₀固定为1以外，其它的值都是p序列的从最小值开始的一个子集，并且最多删除1个或者2个p序列中的值。可以推导出，对于每个不同的p值，可能删除的p值如下面的表所示：

p	删除p值	p	删除p值	p	删除p值	p	删除p值	p	删除p值
										23	11	47	23	101	不删除	157	13	223	37
29	7	53	13	103	17	163	不删除	227	不删除
										31	不删除	59	29	107	53	167	不删除	229	19
37	不删除	61	不删除	109	不删除	173	43	233	29
										41	不删除	67	11	113	7	179	不删除	239	7和17
43	7	71	7	127	7	181	不删除	241	不删除
												73	不删除	131	13	191	19	251	不删除
		79	13	137	17	193	不删除	257	不删除
												83	41	139	23	197	7
		89	11	149	37	199	11
												97	不删除	151	不删除	211	7

可以看出，所有可能删除的p只有7，11，13，17，19，23，29，37，41，43和53。应当从序列中删除的p可以由当前的P值唯一确定。如当前的P值为23时，q序列中的后19个值为p序列从7开始的除应删除的值11外，依次读取的19个值。

由图4可以看出Ri序列计算单元包括(P-1)倍增单元、比较减法器、删除指示信号生成单元、写地址计数器和Ri序列存储器，其中：

(P-1)倍增模块用于对输入的P减1后，用加法电路组合出2(P-1)、3(P-1)、4(P-1)、5(P-1)、6(P-1)、7(P-1)等信号输出到比较减法器。由协议可以推算出质数序列Q中的值不可能大于8倍的(P-1)。

比较减法器用于从质数和原根值存储单元中依次读出质数p，并将读出的p值与(P-1)倍增模块的输出比较，如果大于7(P-1)则减去7(P-1)，否则与6(P-1)比较，直到最终该质数减完后的值小于P-1(相当于p模(P-1))再输出到Ri序列存储器。

删除指示信号生成单元保存有各P值对应的要删除的G值，输入信号为计算出的P值和读出的p值，在读出的p值不等于输入P值对应的G值时，输出有效信号到写地址计数器，使输出到Ri序列存储器的写地址加1；如等于G值，则输出无效信号，写地址计数器的写地址不变。这样，在p值不等于G值时，下一个p值对(P-1)取模后的值写入Ri序列存储器的下一存储单元；在p值等于G值时，写地址不变，这样下一个p值对(P-1)取模后的值就会写入Ri序列存储器原存储单元，覆盖掉原先的删除值，从而保证了Ri序列Ri与(P-1)互质这一条件。

Ri序列存储器中保存的质数由地址生成单元返回一个Ri_addr即Ri序列的读地址信号来读出。

本实施例中Ri序列存储的p模(P-1)的值。假设Q＝m*(P-1)+n，即n＝(Q)mod(P-1)，那么在计算公式U_i(j)＝s((j×r_i)mod(p-1))时，(j*Q)mod(P-1)＝(j*(m*(P-1)+n))mod(P-1)＝(j*n)mod(P-1)，因为取模运算用的是循环减，所以可以减少j*m次循环减，这样在一个行内置换期间可以减少(P*(P-1)/2)*m(由于j取值从1到P-1)次循环减运算，提高运算速度。

地址生成单元用于确定行地址和列地址的输出顺序，然后将行地址乘以列数并加上列地址算出该地址在输入数据序列里的绝对位置，实现读出时的数据交织，其中行地址按照表2对行地址计数器的计数值进行置换后给出，列地址根据S序列及行、列地址计数器的值给出，S序列的读地址由U序列给出。

由图5可以看出地址生成单元包括行地址计数器、列地址计数器、行地址置换单元、列地址发生单元、U序列存储器、加法取模电路及乘法器电路。图中还示出了Ri序列计算单元中的Ri序列存储器和S序列计算模块中的S序列存储器，其中：

行地址计数器输入信号为R值，从0开始计数，在计数值达到R-1时行地址自动复位开始下一轮计数，用于为行地址置换单元、列地址发生器和列地址计数器提供行计数值，并将该计数值作为Ri序列存储器和U序列存储器的读地址。

行地址置换单元中保存有上述4种行间置换模式的值，根据输入比特数K和行数R可以确定当前使用的行间置换模式，根据输入的行计数值i映射得到相应模式下的值T(i)，作为行地址输出到乘法器。

U序列存储器的读地址与Ri序列存储器地址一一对应，最大20行，用于存储对应行的Ri的累加并模(p-1)的值，U序列的初始值为全0，对应第0列时的所有行的U值，U序列的输出数据作为S序列存储器的读地址。

加法取模电路用于U序列的更新值计算，根据P-1值、按从Ri序列存储器读出的Ri值及从U序列存储器相应读出的U值计算下一列U序列在当前行的值，由于Ri存储的已经是p模(P-1)的值，所以只需将Ri值与U序列输出数据相加并模(P-1)，即与(P-1)比较，如果叠加值大于(P-1)，将该值减去(P-1)后回存给U序列存储器，作为下一列U序列在当前行的值，如果小于(P-1)，直接将该叠加值返回U序列存储器作为下一列U序列在当前行的值。

列地址计数器的输入信号为R值、C值和行地址计数值，当行地址计数值达到最大值时，列地址加1，列计数值输出到列地址发生器。

列地址发生单元接收行地址计数器、列地址计数器的计数值以及从S序列存储器中读出的值s，按规定的算法向乘法器输出列地址，相关公式见上述步骤(4)中子步骤5)。

乘法器用于将输入的行地址乘以列数并加上列地址，得到最终输出的绝对地址，当该地址值大于输入数据块大小K时，输出数据指示无效，当所有行列完成时，输出读结束标志。

图3、图4和图中各个单元的功能均可用已有电路结构实现。在交织参数计算单元完成计算后，触发S序列计算单元、Ri序列计算单元开始运算，该两个单元完成运算之后，再触发地址生成单元生成读地址读出数据。另外，上述各图只是示意图，并没有画出各个单元之间的所有连线，但本领域人员据此很容易即可完成实施。

综上所述，本发明主要包含以下几个技术特点：

一：参数全硬件实现，如输入矩阵的行数R，列数C全部由硬件计算出，软件只需提供输入比特数K即可。

二：质数P、Q序列用ROM查找表实现。

三：根据原根的特点，S序列的乘法采用加法实现，取模电路用循环比较减法器实现。

四：Ri序列存储的实际上是Q模(P-1)，根据Q和P-1的特点可以知道，Q最多是P-1的7倍多，所以这里的取模电路是用比较减法器实现。

五：利用Ri序列循环叠加完成J*Ri的功能，并用减法代替对(P-1)取模功能，结果保存在U序列中，该序列的输出为S序列的读地址。

Claims (6)

1、一种宽带码分多址系统中TURBO编码器内的交织器，包括质数和原根值存储单元、交织参数计算单元、S序列计算单元、Ri序列计算单元、地址生成单元，其特征在于：

所述质数和原根值存储单元用于存储质数和原根值表中的p及其对应的v，并依次输出到交织参数计算模块和Ri序列计算单元；

所述交织参数计算模块用于根据输入数据块大小K，计算出相应的质数P、输入矩阵行数R、列数C和原根值V，将P、V输出到S序列计算单元，将P输出到Ri序列计算单元，将R、C、P输出到地址生成单元；

所述S序列计算单元用于根据输入的原根值V及质数P求出S序列即行内置换的基础序列的值并保存；

所述Ri序列计算单元用于保存质数序列Q即<q_i>_{i∈{0，1，...，R-1}}中包含的质数q_i对(P-1)求模后的值；

所述地址生成单元用于根据计算出的交织参数及S序列、R序列的值确定行地址和列地址的输出顺序，将行地址乘以列数并加上列地址得到该地址在输入数据序列里的绝对位置并输出；

上述单元的硬件电路中，采用加法器实现乘法运算，采用循环比较减法器实现取模电路。

2、如权利要求1所述的交织器，其特征在于：

所述交织参数计算模块在确定一个使公式K＜＝R*(P+1)成立的最小的P值时，采用简单的用组合逻辑电路求出R＝5、10、20时的R*(P+1)值，并用一比较器对R*(P+1)和K进行比较，当R*(P+1)大于等于K时，锁存读出的p值，该p值即为要求解的P。

3、如权利要求1所述的交织器，其特征在于：

所述S序列计算模块包括依次连接的S*V模块、选择器、循环比较减法器和S序列存储器，以及连接在循环比较减法器和S序列存储器之间的写地址计数器；其中：

所述S*V单元输入为S，采用加法组合出2S、3S、5S、6S、7S、19S信号输出；

所述选择器根据输入的V值，从2S、3S、5S、6S、7S、19S等输入中选择相应的一个输出到循环比较减法器；

所述循环比较减法器将该值与输入的P比较，若小于P则存储该值，否则将该值减P并替换原值，循环执行比较和减操作，一直减到该值小于P为止再输出该值，按当前写地址保存到S序列存储器并返回到S*V单元；同时，还输出一有效信号到所述写地址计数器，使S序列存储器的写地址加1，开始下一次的运算；

S序列存储器的第一个存储单元即S(0)的值置为1。

4、如权利要求1所述的交织器，其特征在于：

所述Ri序列计算单元包括(P-1)倍增单元、比较减法器、删除指示信号生成单元、写地址计数器和Ri序列存储器，其中：

所述(P-1)倍增模块用于对输入的P减1后，用加法电路组合出2～7(P-1)信号输出到比较减法器；

所述比较减法器用于从质数和原根值存储单元中依次读出质数p，并将读出的p值与(P-1)倍增模块的输出比较，如果大于7(P-1)则减去7(P-1)，否则与6(P-1)比较，直到最终该质数减完后的值小于P-1，再输出到Ri序列存储器；

所述删除指示信号生成单元保存有各P值对应的要删除的G值，输入信号为计算出的P值和读出的p值，在读出的p值不等于输入P值对应的G值时，将该值保存到Ri序列存储器，否则不予保存；

所述Ri序列存储器中保存的质数由所述地址生成单元返回一个Ri_addr即Ri序列的读地址信号来读出。

5、如权利要求4所述的交织器，其特征在于：

所述删除指示信号生成单元在读出的p值不等于输入P值对应的G值时，输出有效信号到写地址计数器，使输出到Ri序列存储器的写地址加1；如等于G值，则输出无效信号，写地址计数器的写地址不变。

6、如权利要求1所述的交织器，其特征在于：

所述地址生成单元包括行地址计数器、列地址计数器、行地址置换单元、列地址发生单元、U序列存储器、加法取模电路及乘法器电路；其中：

所述行地址计数器输入信号为R值，从0开始到R-1循环计数，将计数值输出到行地址置换单元、列地址发生器和列地址计数器，并作为Ri序列存储器和U序列存储器的读地址；

所述行地址置换单元用于根据K、R确定当前的行间置换模式，根据行计数值i映射得到相应模式下的值T(i)，作为行地址输出到乘法器；

所述U序列存储器的读地址与Ri序列存储器地址一一对应，用于存储对应行的Ri的累加并模(p-1)的值，其初始值为全0，其输出作为S序列存储器的读地址；

所述加法取模电路用于将从Ri序列存储器读出的Ri值，加上从U序列存储器相应读出的U值，其和模(P-1)后回存给U序列存储器，作为下一列U序列在当前行的值；

所述列地址计数器的输入信号为R值、C值和行地址计数值，当行地址计数值达到最大值时，列地址加1，列计数值输出到列地址发生器；

所述列地址发生单元接收行地址计数器、列地址计数器的计数值以及从S序列存储器中读出的值s，按规定的算法向乘法器输出列地址；

乘法器用于将输入的行地址乘以列数并加上列地址，得到最终输出的绝对地址，当该地址值大于输入数据块大小K时，输出数据指示无效，当所有行列完成时，输出读结束标志。

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