CN1178417C - 现场实时产生宽带码分多址Turbo码内交织器方法 - Google Patents

Abstract

本发明目的是针对现有技术的不足，提出现场实时产生交织器的方法。新算法顺序计算并输出交织器，可以和基于滑动窗算法的Turbo译码器协同工作，避免了整张交织表的存储，大大降低了存储器需求。由于新算法实现的交织器仅需要少量逻辑和存储资源即可实现，为集成Turbo译码器和交织器于单片FPGA创造了条件。

Description

现场实时产生宽带码分多址Turbo码 内交织器方法

本发明涉及信道纠错编码，具体涉及宽带码分多址Turbo码内交织器现场实时产生的算法和硬件实现。

宽带码分多址(WCDMA)是第三代移动通信系统标准化组织3GPP(3rdGeneration Partnership Project)提出的无线传输技术(RTT)方案。3GPP的技术规范中将Turbo码作为误码率10^-6以下数据业务的信道编码。Turbo码是一种并行级联码，需要交织器对原信息比特序列重新组合后输入第二个系统递归卷积编码器中进行编码。而译码时也需要使用相应的交织器给出信息比特重新组合的具体方式。

3GPP给出了Turbo内交织器算法(见附录一)，可唯一确定40-5114间任意长度的交织器。现简述其主要步骤如下：

Turbo内交织器的产生分为两个阶段，一为母交织矩阵的计算，二为无效交织位的删除。母交织矩阵的深度需确保大于等于目标交织器的深度，而矩阵变换后得到的母交织器中可能有一些超出目标交织器深度的位，必须删除后得到目标交织器。可见，第二阶段的算法比较简单，只要对交织位和目标交织器的深度的大小作出判断就可以实现，而算法的重点在于第一阶段。

母交织矩阵的计算又分为三个步骤。

首先是确定母交织矩阵的行数(R)和列数(C)，以及质数核p。列数的确定相对简单；为5、10或20，由目标交织器深度(K)决定。然后确定质数核，p应为满足(p+1)×R≥K的最小质数。行数C则取为p-1、p或p+1，在保证C×R≥K的前提下尽量取较小者。

第二步是母交织矩阵的行内变换。行内变换模式各行都不相同，但都由同样的基序列变换而来。基序列<s(j)>_{j∈{0，1，...，p-2}}的由质数核p唯一确定：

s(j)＝(v×s(j-1))mod p，j＝1，2，...，(p-2)，且s(0)＝1

其中，v由3GPP提供的表查找而得，和p有直接对应关系(见附录一Table 2)。而各行的变换模式是通过对基序列的抽取实现的，第i行的抽取序列由质数r_i完全刻划，而各行的r_i可组成一个质数序列<r_i>_{i∈{0，1，...，R-1}}。<r_i>_{i∈{0，1，...，R-1}}从<q_i>_{i∈{0，1，...，R-1}}而来：

r_T(i)＝q₁，i＝0，1，...，R-1，

其中，<T_i>_{i∈{0，1，...，R-1}}是3GPP规范给出的行间变换模式，根据目标交织器的深度有在4种模式中选择(见附录一Table 3)。而<q_i>_{i∈{0，1，...，R-1}}是这样定义的：q₀等于1，<q_i>_{i∈{1，...，R-1}}是最小的质数序列，且序列中各质数须和(p-1)互质。可以看到，基序列的长度仅为p-1，而母交织矩阵的列数则可能为p-1、p或p+1，其算法如下：

if(C＝p)then

    U_i(j)＝s((j×r_i)mod(p-1))，j＝0，1，...，(p-2)，and U_i(p-1)＝0，

    where U_i(j)is the original bit position of j-th permuted bit of i-th row.

end if

if(C＝p+1)then

    U_i(j)＝s((j×r_i)mod(p-1))，j＝0，1，...，(p-2).U_i(p-1)＝0，and U_i(p)＝p，

    where U_i(j)is the original bit position of j-th permuted bit of i-th row，and

    if(K＝R×C)then

        Exchange U_R-1(p)with U_R-1(0).

    end if

end if

if(C＝p-1)then

    U_i(j)＝s((j×r_i)mod(p-1))-1，j＝0，1，...，(p-2)，

    where U_i(j)is the original bit position of j-th permuted bit of i-th row.

end if

第三步是母交织矩阵的行间变换。3GPP根据交织器长度给出了四种变换模式，只要将母交织矩阵各行按新模式排列即可。

总结3GPP规范的Turbo内交织算法，发现用FPGA实施具有以下难点：

(1)母交织矩阵的计算是逐行进行的，但输出却是列序的，使得必须先存储全部母交织矩阵然后才能输出，因此需要的片内存储空间至少应满足最大交织深度所要求的

          13bit×5114＝66,482bit

对FPGA内部存储器来说是相当可观的开销。

(2)母交织矩阵计算和输出方向的不一致还导致时间复杂度的增加。由于交织器必须在计算完整张表后才能开始输出数据，Turbo译码器在此之前即使已完成一次迭代算法，也必须等交织表计算完毕才能工作，降低了交织器和译码器的并行度。

(3)母交织矩阵的行间变换和行内变换过程中大量使用乘法和取模运算，在硬件电路实现中开销过大。

目前，对现场实时产生Turbo内交织器的算法研究较少，主要采用对少数几种业务中涉及到的交织器事先存储的方法。现场产生Turbo交织器的算法国外有在DSP上实现的例子，但对其作大规模的简化得以在单片FPGA上实现，并做到和Turbo译码器并行工作，集成于单芯片上，国内外尚无相关先例和研究成果的报导。

本发明目的是针对上述现有技术的不足，提出现场实时产生交织器的算法。新算法顺序计算并输出交织器，可以和基于滑动窗算法的Turbo译码器协同工作，避免了整张交织表的存储，大大降低了存储器需求。由于新算法实现的交织器仅需要少量逻辑和存储资源即可实现，为集成Turbo译码器和交织器于单片FPGA创造了条件。

本发明技术方案描述如下：

首先，注意到原算法母交织矩阵的计算和输出方向不一致是导致空间和时间复杂度增加的主要原因，新算法采取了不同的算法结构。

观察行间变换和行内变换算法，假设变换后的母交织矩阵为MIII(x，y)，原交织矩阵为MI(x，y)，则可以写出它们位元的对应关系

    MIII(x，y)＝MI(T(x)，U_T(x)(y))

因为T{}，S{}，U{}都是由交织深度唯一确定的，故原交织矩阵MI相应位元的行标和列标之间没有耦合：给定变换后母交织矩阵位元的位置(x，y)，可以写出最终母交织表中它的值为

    MIII(x，y)＝T(x)×C+U_T(x)(y)

              ＝Rb(x)+U_T(x)(y)

所以，母交织矩阵的每个值都有两部分组成，一是反映行首地址偏移量的Rb(x)，还有每行中该列的相对偏移U_T(x)(y)。Rb(x)由固定数组的乘法定义，实时产生比较方便，更可以事先计算并储存，供输出交织表时随时调用。U_T(x)(y)的定义涉及递推关系，每行中某列的偏移和该行前一列的偏移有关，故现场产生时需要把上一列各行内偏移量计算中同递推有关的参数保存起来，这样交织器算法实现中就不必考虑列序计算的特殊性了。这种算法类似于计算机软件的现场保护和恢复机制，好比把列序计算分解为顺序的行序计算的中断，通过对行序计算进程的控制达到列序计算并输出的效果。

新算法的结构示意图如图1所示，可以把算法分为三个步骤。第一步和原算法一致，都是根据目标交织器的深度确定质数核和母交织矩阵的行数和列数。第二步是计算变换序列Rb，s和q。s和q和原算法的定义一致，Rb是新算法定义的，用数学表达式可以写为：

Rb(j)＝T(j)×C

第三步列序计算并输出交织表是原算法中没有的，它是本算法思想的集中体现。简而言之，它的作用就是在已知Rb，s，q的情况下，计算

    MIII(x，y)＝T(x)×C+U_T(x)(y)＝Rb(x)+U_T(x)(y)的值。Rb的计算已在第二步完成，所以只需要解决UT(x)(y)的计算。

原算法分C＝p-1，p，p+1三种情况讨论，这里按行号对它们统一处理。

Ify＝0

    if C＝p+1 and K＝R×C and T(x)＝R-1

        U_T(x)(y)＝p

    Else if C＝p-1

        U_T(x)(y)＝s(0)-1

    Else

        U_T(x)(y)＝s(0)

    End if

Else If y＜＝p-2

    U_T(x)(y)＝s((y×rT(x))mod(p-1))＝x((y×q(x))mod(p-1))

            ＝s(CP_q(x)(y))

    if C＝p-1

        U_T(x)(y)＝U_T(x)(y)-1

    End if

Else if y＝p-1

    U_T(x)(y)＝0

Else if y＝p and K＝R×C and T(x)＝R-1

    U_T(x)(y)＝s(0)

Else

    U_T(x)(y)＝p

End if

可见，U T(x)(y)的计算除了简单的逻辑判断和常数的赋值外，需要计算CPq(x)(y)。可以把CPq(x)(y)看成前面提到过的“行内变换基序列的抽取序列”。y是由0到C-1递增的序号，而抽取序列的性质由该行对应的抽取质数列q中的第x个质数决定。上面已经隐含了CPq(x)(y)表达式：

CP_q(x)(y)＝(y×q(x))mod(p-1)，y＝0，1，..p-2

至此，新算法已完成了母交织矩阵的计算，并且其算法完全适合FPGA实现。而且，以上算法的描述已给出整个交织器的框架。

本发明有益效果：

1.可以和基于滑动窗算法的Turbo译码器协同工作，避免了整张交织表的存储，大大降低了存储器需求。

2.新算法实现的交织器仅需要少量逻辑和存储资源即可实现，为集成Turbo译码器和交织器于单片FPGA创造了条件。

附图说明：

图1为交织算法结构图

图2为Rb计算模块电路示意图

图3为s序列计算电路示意图

图4为q序列计算电路

图5为交织表计算电路

图6为译码器和交织器接口示意图

下面就各序列和参数的计算作具体说明，并给出可供参考的电路图和相关说明。

步骤一的实现。本步骤要计算的参量有：母交织矩阵的行数R，列数C，质数核p。行数R的计算直接用VHDL的条件赋值语句实现如下：

    R＜＝5 when 40≤K＜160 else

        10 when(160≤K＜201)or(480＜K＜531)else

        20 when others；列数C和质数核p的计算是相关的，依据算法，先计算p，然后求C。p是满足(p+1)×R≥K的最小质数，直接计算会牵涉乘法、质数检验等复杂的运算，所以要采取技术处理。定义

然后查找表给出相应的质数核偏移p_offset，从而得到质数核

    p＝(p_id+p_offset)×2+7

这里的除法，除数为R＝5，10或20。由于除数之间是2倍递增的，所以只要构造除以5的运算模块就可以实现此除法。被除数最大为(5114-7×120)/8＜535，故构造1024以内5的除法运算为

<证明>

    令 $t=\frac{205}{1024}x,$

    则 $t-\frac{x}{5}=\frac{x}{1024}\&CenterDot;\frac{1}{5}<\frac{1}{5},$ 即 $\frac{x}{5}\&le;t<\frac{x+1}{5}$

    有

    所以，    

而

$\frac{205}{1024}=\frac{1}{8}(1+\frac{1}{2}(1+\frac{1}{8}(1+\frac{1}{2}(1+\frac{1}{4}))))$

    故

将其写为移位加法的形式即得证。证毕。#

这样，除法被转换为一系列移位加法，用FPGA实现很方便。而p_offset可用以下查找表实现：

                                           表1、p_offset查找表

p_id	p_offset	p_id	p_offset	p_id	p_offset	p_id	p_offset	p_id	p_offset
										0	0	25	1	50	0	75	0	100	2
1	1	26	0	51	0	76	2	101	1
										2	0	27	0	52	1	77	1	102	0
3	0	28	2	53	0	78	0	103	5
										4	1	29	1	54	6	79	1	104	4
5	0	30	0	55	5	80	0	105	3
										6	0	31	1	56	4	81	2	106	2
7	1	32	0	57	3	82	1	107	1
										8	0	33	0	58	2	83	0	108	0
9	2	34	2	59	1	84	2	109	1
										10	1	35	1	60	0	85	1	110	0
11	0	36	0	61	1	86	0	111	0
										12	0	37	1	62	0	87	0	112	1
13	2	38	0	63	2	88	4	113	0
										14	1	39	2	64	1	89	3	114	2
15	0	40	1	65	0	90	2	115	1
										16	1	41	0	66	0	91	1	116	0
17	0	42	3	67	4	92	0	117	0
										18	0	43	2	68	3	93	0	118	4
19	1	44	1	69	2	94	1	119	3
										20	0	45	0	70	1	95	0	120	2
21	2	46	1	71	0	96	0	121	1
										22	1	47	0	72	0	97	5	122	0
23	0	48	0	73	2	98	4	123	2
										24	2	49	1	74	1	99	3	124	1

由于上表中，地址p_id取值在0～124之间，数据p_offset取值在0～6之间，所以只需要建立125×3＝375bit的p_offset查找表就可以完成对质数核p的求取。

利用p_offset和p_id的性质，母交织矩阵列数C的求解变得很简单：

    C＜＝53  when  480＜K＜531  else

        p-1  when  P_offset＞0  else

        p    when  R×p≥K      else

        p+1  when  others；

步骤二需要计算Rb，q和s三个序列。Rb序列比较简单，只是一个数目为R，级差为C的等差数列，然后经一定模式的地址映射即得。地址映射的模式反映了行间变换模式，也是整个交织器计算用到行间变换模式的地方。行间变换模式由目标交织器深度决定，并对其取逆后结果如下表所示：

                                表2、逆行间变换模式表

输入比特数K	行数R	行间交织图样<T-1(0)，T-1(1)，...，T-1(R-1)>
			(40≤K≤159)	5	<4, 3，2，1，0>
(160≤K≤200)or(481≤K≤530)	10	<9，8，7，6，5，4，3，2，1，0>
			(2281≤K≤2480)or(3161≤K≤3210)	20	<4，15，5，14，3，6，17，7，11，1，10，19，8，12，2，18，16，13，9，0>
K＝任何其他值	20	＜4，15，5，14，3，6，16，7，18，1，19，17，8，11，2，13，10，12，9，0>

其具体电路图如图2所示：

Rb内存的数据在锁存器的控制下每次递加C，且能在clr信号的控制下初始化。地址则由计数器产生，并在行间变换模式查找表T^-1的作用下反映出行间变换的作用。当计数大于等于R时，表示序列已计算完毕，clr信号有效，锁存器和计数器清零，随时准备开始下一次计算。

s的计算难点在于常数乘法的实现和取模运算。为此，定义算子

当0≤a＜K，0≤b＜K时，有

观察s表达式中常数v的取值，发现乘法可以化为以下运算中的一个：

$Y_2=X\underset{K}{\mathrm{\&Delta;}}X,$ $Y_3=Y_2\underset{K}{\mathrm{\&Delta;}}X,$ $Y_5=Y_2\underset{K}{\mathrm{\&Delta;}}{Y}_3$

$Y_6=Y_3\underset{K}{\mathrm{\&Delta;}}{Y}_3,$ $Y_7=Y_2\underset{K}{\mathrm{\&Delta;}}{Y}_5,$ $Y_{19}=Y_6\underset{K}{\mathrm{\&Delta;}}{Y}_6\underset{K}{\mathrm{\&Delta;}}{Y}_7$

这样，可以给出s序列计算电路，如图3所示：

可以看到，上面电路的主要时延在于 算子的多阶迭代。阶数最多的是v＝19的情形，需要5阶，但这样的情况只有在p＝191时才会出现，概率很低。若对这种情况单独查表处理，则可以把阶数控制在3，大大提高时延特性。

q序列的计算主要涉及质数判断、互质判断、取模运算等。由于最大的质数核为257，而最小的待判断质数为7，辗转相减需要大量时钟周期才能实现取模运算，时延过大。经计算机搜索，发现q质数列必是以下序列的一部分：

{1，7，11，13，17，19，23，29，31，37，41，43，47，53，59，61，67，71，73，79，83，89}而如何从中选取取决于质数是否和p-1互质。这可以通过查找表实现：

                        表3、和p-1非互质质数查找表

p	to_ex	p	To_ex	p	to_ex	p	to_ex	p	to_ex
										7	Na	47	23	101	2	157	13	223	37
11	Na	53	13	103	17	163	Na	227	113
										13	Na	59	29	107	53	167	83	229	19
17	Na	61	Na	109	Na	173	43	233	29
										19	Na	67	11	113	7	179	89	239	7,17
23	11	71	7	127	7	181	Na	241	Na
										29	7	73	Na	131	13	191	19	251	Na
31	Na	79	13	137	17	193	Na	257	Na
										37	Na	83	41	139	23	197	7
41	Na	89	11	149	37	199	11
										43	7	97	Na	151	Na	211	7

从表中看到，除239外，其他质数都只需要排除不超过一个的质数，实现比较方便。p＝239的情况下也不过2个质数，单独处理也容易实现。还有，原质数序列差分后储存，可以大大减少存储空间，如下所示：

dlt_q＝{(1)，6，4，2，4，2，4，6，2，6，4，2，4，6，6，2，6，4，2，6，4，6}初始的1不存储，更可约去共因子2，使存储更简便。q序列计算电路如图4所示。

第三步就可以计算并输出交织表了。先用 算子化简原CP序列计算公式中的乘法和取模，得：

其中x为0到R-1的整数。另外，为了便于统一处理，扩充定义

这样，可以得到输出交织表电路图如图5所示。

其中，用三维方框表示的模块主要完成时序控制。因为母交织矩阵是按序输出的，从母交织矩阵到目标交织表的删节只要用比较器判断是否有效地址，并控制一个锁存器就可以实现，非常简单。若将比较器的输出接到外部端口上还能提供目标交织表的采样时钟。

另外值得一提的是本交织器和滑动窗Turbo译码器的接口。由于本交织器可以按序输出交织表，使交织表在产生过程中没必要全部存储。而Turbo译码器采用滑动窗机制又令交织表的使用没有必要全部存储，充分发挥了本交织器的功效。鉴子Turbo译码器对交织表是顺序寻址的，而交织表的产生也是顺序进行的，所以FIFO更适合担当二者并行协同工作的接口。

下面具体说明这种协同工作的原理，译码器和交织器的接口如图6所示。Turbo译码器先进行奇数次MAP运算，此时不需要使用交织器，可以利用这个间隙完成交织算法第一、第二阶段的内存初始化工作，并计算首批交织位数据存入FIFO直至满。当进行偶数次MAP运算时，每当译码器读取一个交织位就计算一个交织位并填入FIFO。可见，FIFO是为了匹配译码器和交织器的速率而设的：当交织器速率较高时，FIFO一直为满，译码器永远可以有充足的数据供应；当译码器速率较高时，交织器一直全速工作，FIFO初始的那些数据维持着二者的速率差，直至完成此次迭代过程。译码器读FIFO速率恒定，设平均cycle_per_read个时钟周期读一次；交织器虽有删节，但也均匀分布，可以认为速率基本恒定，设为平均cycle_per_write个时钟周期可产生一个交织位。若cycle_per_write≤cycle_per_read，则FIFO的容量可以设得较小，只要应付峰值读写速度差即可。但若cycle_per_write＞cycle_per_read，FIFO要保证不被读空，容量至少为：(单位为“个交织位”)

其中，N是Turbo译码块的长度，也是目标交织器的深度。可见，FIFO的容量下限和译码帧长度成正比，又和读写速率之比有关。

Claims (3)

1.现场实时产生宽带码分多址Turbo码内交织器方法，包括首先根据目标交织器的深度确定母交织矩阵行数R，列数C及质数核P，然后运用Rb计算模块电路计算行首地址序列Rb，运用S序列计算电路计算行内变换基序列S并用q序列计算电路计算行内变换质数列q，最后是列序计算并形成和输出交织表，其特征在于：1)所述计算行首地址序列Rb时，基于数学表达式：Rb(j)＝T(j)×C且由固定数组的乘法定义，可事先计算并储存，供输出交织表时调用；2)所述列序计算并形成和输出交织表即在已知行首地址序列Rb、行内变换基序列S和行内变换质数数列q的情况下计算母交织巨阵MIII(X、Y)＝T(x)×C+U_T(X)(y)＝Rb(x)+U_T(X)(y)，并运用输出交织表电路形成和输出交织表。

2.如权利要求1所述现场实时产生宽带码分多址Turbo码内交织器方法，其特征在于：所述运用Rb计算模块电路计算行首地址序列Rb时，Rb内存的数据在锁存器的控制下每次递加C，且能在cLr信号的控制下初始化，地址由计数器产生，当计数≥R时表示序列计算完毕，clr信号有效，锁存器和计数器清零，准备下一次计算。

3.如权利要求1所述现场实时产生宽带码分多址Turbo码内交织器方法，其特征在于所述形成和输出交织表电路中，从母交织矩阵M到目标交织表的删节只要用比较器判断是否有效地址，并控制一个锁存器予以实现。

Images