CN1120414C - 去交错装置 - Google Patents

Abstract

本发明的去交错装置对一输入传输帧进行去交错并输出该被去交错的帧，该传输帧通过对一初始帧执行帧间交错以形成一中间帧并对该中间帧中包括的至少一数据执行段内交错而获得的。该去交错装置包括：一存储器；用于接收该传输帧并将该传输帧写入该存储器中的一数据写部分；和用于当从该存储器读取数据时同时解除该帧间交错和段内交错且输出数据的一数据读部分。

Description

去交错装置

技术领域

本发明涉及一种用于去交错被交错的数字传输数据的装置，且更具体地涉及一种同时解除多种类型的交错的去交错装置。

背景技术

近年来，广播技术中的数字化得到快速的发展。例如，已实现了采用称为正交频分复用(OFDM)的传输方法的地面数字音频广播。在这样一广播方法中，通常，(1)在将纠错码加至其之后对一音频信号进行编码，(2)将该编码的数据划分成预定长度的若干块(一般称为“帧”)，及(3)各帧由多个OFDM符号构成。除了以上外，可执行处理步骤(4)重配置帧间的数据(时间交错)及(5)改变一符号中的载波的次序(频率交错)。通过将这两种类型的交错(4)和(5)与纠错相组合，该音频信号可被实质地恢复至其初始状态，即使时间轴和频率轴上的连续数据部分地丢失。

如果在广播接收期间，该无线电波被从高大的建筑物、山脉等反射，在某些情况下，传输路径的频率特性不再平坦，导致接收的信号的劣化，称之为多路径干扰。在这样的情况下，频率轴上的连续子载波的接收功率同时下降(选频调相)。因此，如果不执行频率交错，往往会爆发地出现数据差，且因此不可能获得纠错码的效果。而且，在行驶的车辆等中接收广播的情况下，可能发生自发动机的火花塞和电场强度的瞬时的降低的非脉冲样噪声。为了避免这些干扰的出现，还需要时间轴上的交错。

因此，时间和频率交错对于采用OFDM方法的数字广播是必不可少的。所以要求这样的广播的接收机包括去交错的功能。例如，日本专利公开号8-316933和PCT进入日本国家阶段的申请公开号9-509818和9-509819公开了具有解除时间和频率交错的功能的用于数字音频广播(以下简称为DAB)的接收的相同构成。

在PCT进入日本国家阶段的申请公开号9-509819中(见该公开文本的图2)，例如当将一解调器DEM的输出写在一解调器输出缓冲器DOB中时，频率交错被解除。所得到的数据被暂时写在一时间去交错存储器的第一部分TDM(1)中。然后将该被频率去交错的数据返回给解调器输出缓冲器DOB并将该时间写在时间去交错存储器的第二部分TDM(2)中。在将数据写在TDM(2)中的期间，解除时间和频率交错，两者所得到的数据然后被传送给一去交错器输出缓冲器(IOB)且然后被输入给一韦特比解码器DEC以进行纠错。

一般，当串行数据被交错时会发生延迟。为了去交错，需要提供一存储装置用于在该延迟时间期间临时地存储等候数据。这样一存储装置通常是一例如DRAM、SRAM和寄存器的半导体存储器。在以上例示的用于DAB的接收机中，用于解除频率交错的解调器输出缓冲器DOB和用于解除时间交错的时间去交错存储器(1)的第一部分对应于上述用于临时地存储数据的存储装置。时间交错的交错特定延迟大大地大于频率交错的交错特定延迟。因此，当DOB的存储器容量为12K比特时，TDM的存储器容量达1,024K比特(1K比特＝1,024比特)。在此情况下，应注意到在假定一DAB信号中的多个被多路复用的业务中的仅部分被解调的前提下，时间交错存储器TDM的存储器容量受到限制。

如果去交错后的输出数据速率(输出速度)不与一纠错器的输入数据速率相匹配，需要一称为缓冲器的存储装置(一般地为存储器)以取得这些速率的匹配。某些纠错器依据纠错编码方法间歇地读取数据。通常，因此，以上两种数据速率相互不匹配。在以上例示的用于DAB的接收机中，时间去交错存储器的第二部分TDM(2)和去交错输出缓冲器IOB用于匹配这些数据速率。

上述常规的装置要求高速且复杂的处理，这通过通用的处理器是不易实现的。这样的处理通常是由一专用信号处理LSI(大规模集成电路)执行。然而，在今天在一信号处理LSI中装配一例如时间去交错存储器的大容量存储器不是最经济的。因此，如上所述的常规的去交错装置具有一普通外部大容量存储器加至一专用信号处理LSI的结构。

上述用于DAB的常规的接收机具有以下问题。由于频率和时间交错是被分开地解除的，需要用于解除这些交错的各自的存储器。如果将用于频率交错的一存储器和一输出缓冲器装在一信号处理LSI中，由于存储器通常占有较大的芯片区域而使LSI的生产成本增大。在该存储器和缓冲器未被安装在LSI中的情况下，分别需要外部存储器，导致接收机的成本增大。

近来，可使用单一外部存储器来解除时间和频率交错。例如，可将数据写在一存储器中以使数据被配置在已解除频率交错的状态中，且当读数据时，时间交错可被解除。然而，在此构成中，在写和读两者操作期间，在存储器中执行对随机地址的访问。在这样的随机访问中，如果输入/输出数据速率较高，具有长的随机读/随机写时间的DRAM难以赶上该处理速率。

下面，将对该处理速度进行描述，取在欧洲的广播中所使用的DAB信号接收机作为一例子。在欧洲DAB标准中，对初始码的编码速率最小为1/4。为了获得纠错后的1.536Mbps的输出数据速率，要求在去交错后的四倍于上述数据速率的输出数据速率，即4.096MHZ。输入数据速率为4.096MHZ，且输入/输出数据速率的平均值为5.12MHZ。

对于具有60ns的存取时间的一标准DRAM，该随机读或随机写周期时间为110ns。因此，由于一个随机读/随机写需要220ns，不可能获得等于或大于4.545MHZ的平均输入/输出数据速率(＝1/220ns)。为了获得6.144MHZ的输出速率，需要在被输出之前将数据临时存储在一缓冲器(即一大容量存储器)中或替代DRAM而使用可实现高速随机存取的SRAM等。然而，使用缓冲器提高了LSI的生产成本，与DRAM相比，SRAM具有较高的每比特的成本。

发明内容

本发明的去交错装置对一输入传输帧进行去交错并输出该被去交错的帧，该传输帧通过对一初始帧执行帧间交错以形成一中间帧并对该中间帧中包括的至少一数据执行段内交错而获得的。该去交错装置包括：一存储器；用于接收该传输帧并将该传输帧写入该存储器中的一数据写部分；和用于当从该存储器读取数据时同时解除该帧间交错和段内交错且输出数据的一数据读部分。

在本发明的一实施例中，该数据写部分接收多个传输帧中的数据并将该数据写入该存储器中，且该数据读部分在通过反向计算该段内交错的重配置规则和帧间交错的重配置规则而解除该帧间交错和段内交错的状态下确定各传输帧中的数据的次序，以所确定的次序从该存储器中读取数据，并输出数据。

在本发明的另一实施例中，该数据写部分包括：用于计算一传输帧中的数据数目的一数据计数器；用于计算传输帧数目的一帧计数器；用于根据该帧计数器的一值生成该存储器中一地址的第一帧头部地址发生器，该传输帧的头部数据将被存储在该地址处；和用于对该数据计数器的一值和该第一帧头部地址发生器的一输出值进行求和并输出该结果作为该存储器中的一地址的第一加法器。

在本发明的再另一实施例中，该数据读部分包括：用于计数数据读取请求数目的一计数器；用于根据该计数器的一值和该数据写部分的帧计数器的一值生成该存储器中的一地址的第二帧头部地址发生器，该传输帧的头部数据被存储在该地址处；用于存储段内交错的重配置规则的一ROM；用于计算所期望的输出数据属于的一数据段的第一运算器；用于使用该ROM计算该期望的输出数据在该数据段中的一相对位置的第二运算器；和用于对第二帧头部地址发生器、第一运算器和第二运算器的输出值进行求和，并输出该结果作为该存储器中的一地址的第二加法器。

在本发明的再另一实施例中，该传输帧包括：在中间帧的一级，已对其执行帧间交错的一数据段和未对其执行帧间交错的一数据段，该数据写部分将已对其执行帧间交错的数据段和不对其执行帧间交错的数据段写在该存储器的不同存储位置，且该数据读部分当从该存储器读数据时同时地解除已被执行帧间交错的该数据段的帧间交错和段内交错并输出数据，同时该数据读部分当从该存储器读数据时解除未被执行帧间交错的数据段的段内交错并输出数据。

在本发明的再另一实施例中，这些数据段经包括在构成正交频分复用的至少一符号的子载波被发送，且该传输帧包括多个构成正交频分复用的符号。

在本发明的再另一实施例中，该存储器是一具有快速页面方式的DRAM，且该数据写部分在快速页面方式中将该传输帧中的至少两个相继数据写入该DRAM中的连续地址。

在本发明的再另一实施例中，该数据段经构成正交频分复用的至少一符号中包括的子载波被发送，一保护间隔被加至构成正交频分复用的该符号。该传输帧包括多个相成正交频分复用的符号，一正交频分复用解调器被连接至该去交错装置的上游，且在该保护间隔期间执行DRAM的更新操作。

作为替代，本发明的去交错装置对一输入传输帧去交错并输出该被去交错的帧，该传输帧是通过对一初始帧执行帧间交错以形成一中间帧并对该中间帧中包括的至少一数据段执行段内交错而获得的。该去交错装置包括：一存储器；用于当将数据写入存储器时，同时地解除帧间交错和段内交错的一数据写部分；和用于从该存储器读数据并输出该数据的一数据读部分。

在本发明的一实施例中，该数据写部分接收多个传输帧中的数据，在通过反向计算段内交错的重配置规则和帧间交错的重配置规则而解除帧间交错和段内交错的状态下确定各传输帧中数据的次序，并以确定的次序将数据写在该存储器中。

在本发明的另一实施例中，这些数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，且该传输帧包括构成正交频分复用的多个符号。

在本发明的再另一实施例中，该存储器是一具有快速页面方式的DRAM，且该数据写部分在快速页面方式下将该传输帧中的至少两个相继数据写在DRAM中的连续地址。

在本发明的再另一实施例中，该数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，一保护间隔被加至构成正交频分复用的该符号，该传输帧包括多个构成正交频分复用的符号，一正交频分复用解调器被连接至该去交错装置的上游，且在该保护间隔期间执行DRAM的更新操作。

作为替代，本发明的去交错装置对一输入传输帧进行去交错并输出该被去交错的帧，该传输帧是通过对包括至少一信道的一初始帧执行帧间交错以形成通过将该信道分配在一预定信道开始位置而被复用的一中间帧并对该中间帧中包括的至少一数据段执行段内交错而获得的。该去交错装置包括：一存储器；用于将该传输帧写入该存储器的一数据写部分；和用于在从该存储器读数据期间当该信道开始位置被指定时，通过参考该信道的信道开始位置而同时地对该信道中的数据解除帧间交错和段内交错，并输出该信道的数据。

在本发明的一实施例中，该数据写部分接收多个传输帧中的数据并将该数据存储在该存储器中，且该数据写部分在通过反向计算段内交错的重配置规则和帧间交错的重配置规则而解除帧间交错和段内交错的状态下，确定各传输帧中数据的次序，以所确定的次序读该存储器中的数据，并输出该数据。

在本发明的另一实施例中，该数据读部分在从该存储器读数据期间，当该信道开始位置被指定时，根据该信道开始位置和数据读取请求数来计算该存储器中数据的存储位置。

在本发明的再另一实施例中，该数据读部分包括：用于存储该信道开始位置的一寄存器；用于计算数据读取请求数的一计数；和用于根据该寄存器和该计数器的值来计算该存储器中的数据的存储位置的一运算器。

在本发明的再另一实施例中，在从该存储器读数据期间，当该数据读部分接收指示该起始帧的一信道复用构造变化的一信道复用构造变化信号时，该数据读部分通过参考在接收到该信道复用构造变化信号之前的一旧信道开始位置和在接收到该信道复用构造变化信号之后的一新信道开始位置而同时地解除该信道中的数据的帧间交错和段内交错，并输出该信道的数据。

在本发明的再另一实施例中，当该数据读部分接收到该信道复用构造变化信号时，该数据读部分根据该旧和新信道开始位置、数据读取请求的数目和传输帧的数目选择旧信道开始位置和新信道开始位置中的一个，并计算该存储器中的数据的存储位置。

在本发明的再另一实施例中，该数据读部分包括：用于存储该旧和新信道开始位置并响应于信道复用构造变化信号更新该旧和新信道开始位置的一寄存器；用于计数数据读取请求数目的第一计数器；用于计数传输帧数目的第二计数器，该第二计数器在接收到信道复用构造变化信号时被初始化；和用于根据该寄存器、第一计数器和第二计数器的值来计算该存储器中的数据的存储位置的一运算器。

在本发明的再另一实施例中，该传输帧包括，在该中间帧的一级，已被执行帧间交错的一数据段和未被执行帧间交错的一数据段，该数据写部分将已被执行帧间交错的数据段和未被执行帧间交错的数据段写入该存储器的不同的存储位置，且该数据读部分在从该存储器读数据时对已被执行帧间交错的数据段同时解除帧间交错和段内交错并输出数据，同时该数据读部分在从该存储器读数据时对未被执行帧间交错的数据段解除段内交错并输出数据。

在本发明的再另一实施例中，这些数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，且该传输帧包括多个构成正交频分复用的符号。

在本发明的再另一实施例中，该存储器是一具有快速页面方式的DRAM，且该数据写部分在快速页面方式中将该传输帧中的至少两个相继的数据写在DRAM中的连续地址。

在本发明的再另一实施例中，该数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，一保护间隔被加至构成正交频分复用的该符号，该传输帧包括构成正交频分复用的多个符号，一正交频分复用解调器被连续至该去交错装置的上游，且在该保护间隔期间执行DRAM的更新操作。

这样，本发明具有以下优点(1)提供即不需要频率交错存储器也不需要输出缓冲器的较低廉的去交错装置，和(2)提供使用较低廉DRAM作为外部存储器可实现高输出数据速率的去交错装置。

附图说明

通过以下参考附图进行的详细描述，对于本领域的熟练技术人员，本发明的这些及其它优点将变得显然。

图1A为说明根据本发明的例1的去交错装置的方框图；

图1B为例1的去交错装置的数据写部分的方框图；

图1C为例1的去交错装置的数据读部分的方框图；

图2示出待由例1的去交错装置处理的帧的一例子；

图3示出了图2中所示的中间帧的细节；

图4示出了例1的去交错装置的存储器的存储分配图；

图5为说明根据本发明的例1的另一去交错装置的方框图；

图6为根据本发明的例2的去交错装置的数据写部分的方框图；

图7示出了待由例2的去交错装置处理的帧的一例子；

图8为根据本发明的例3的去交错装置的数据写部分的方框图；

图9示出了待由例3的去交错装置处理的帧的一例子；

图10示出了待由根据本发明的例4的去交错装置处理的传输帧的一例子；

图11示出了例4的去交错装置的RAM的存储分配器；

图12为说明例4的去交错装置的方框图；

图13为说明根据本发明的例5的去交错装置的方框图；

图14为在图13中所示的例5的去交错装置的DRAM控制器和DRAM之间传输和接收的信号的时间图；

图15为说明根据本发明的例6的去交错装置的方框图；

图16示出了待由例6的去交错装置处理的一传输帧的部分；及

图17为一在保护间隔期间在DRAM控制器和DRAM之间传输和接收的信号的时间图。

具体实施方式

下面将参照相关的附图通过例子对本发明进行描述。

(例1)

图1A为说明根据本发明的例1的去交错装置的方框图。图1B为说明图1A的去交错装置1的数据写部分10的内部构造的方框图，及图1C为说明图1A的去交错装置1的数据读部分20的内部构造的方框图。

参见图1A，去交错装置1包括数据写部分10、数据读部分20和存储器40。存储器40为具有一写端口和一读端口的1M字双端口SRAM。

图2示出了待由图1A中所示的装置处理的一例示传输帧。参见图2，具有57，600数据的一传输帧被划分成75个数据段，各数据段由768数据组成。例如，假定一数据由四位表示。还假定一数据段经由384QPSK调制的子载波组成的一OFDM符号被传送并在解调后被输入给该例的去交错装置。

如图2中所示，该传输帧(在解调后)受到分别对应于时间轴上的交错和频率轴上的交错的帧间交错(时间交错)和段内交错(频率交错)处理。

在帧间交错中，数据在多个帧间被交换。例如，在第零中间帧中，(-8，1)表示在负第八初始帧中的第一数据。

在段内交错中，一中间帧的各段中的数据次序被改变。

下面将详细描述上述交错的规则。

假定第L初始帧中的第K数据由(L，K)表示，而在帧间交错后的第L中间帧中的第K数据由(L，K)表示，该两数据具有以下表达式(1)的关系

b(L，K)＝a(L-g{R(K，16)}，K)            (1)其中R(m，r)表示当一整数m被一自然数r除时所得到的余数，而g(n)表示由以下的表达式(2)定义的一函数。函数g(n)表示帧间交错的规则

g(0)＝0；g(1)＝8；g(2)＝4；g(3)＝12；g(4)＝2

g(5)＝10；g(6)＝6；g(7)＝14；g(8)＝1；g(9)＝9；

g(10)＝5；g(11)＝13；g(12)＝3；g(13)＝11；g(14)＝7；

g(15)＝15；                                   (2)

而且，假定在段内交错后的第L传输帧中的第K数据由C(L，K)表示，在C(L，K)和b(L，K)之间确定以下的表达式(3)的关系。

C(L，K)＝b(L，768·Q(K，768)+f{R(K，768)})    (3)其中Q(m，r)表示当一整数m被一自然数r所除时所得到的商数，而f(n)表示具有包括0至767的整数在内的值范围和一定义的范围的一对一的函数。该函数f(n)表示段内交错的规则。在对该去交错装置的操作的理解中不需要对该函数的详细描述。

图2还示出了第零初始帧和第零中间帧中的详细数据。图3示出了第零至第五中间帧的详细数据，属于第零初始帧的数据被以阴影线表示。以上传输帧类似于在称为欧洲DAB模式2的方法中的传输帧。

当将一传输帧输入给去交错装置1时，数据写部分10生成用于存储器40的写端口的地址，并序列地将该传输帧中的数据写入存储器40中的连续地址。图4示出了存储器40的存储分配图，其中在该存储器中形成用于存储传输帧的17个象素(FO至F16)。传输帧被存储在这些象限中的17个帧的一循环处。换言之，一旦第零至第十六帧被存储在象限F0至F16中，第十七个帧被存储在象限F0中。

参见图1B，为实现上述功能，数据写部分10包括一数据计数器101、一帧计数器102、一帧头部地址发生器103和一加法器104。数据计数器101为一计数传输帧中的数据数目的57，600标度计数器。当计数值达到57，599时，数据计数器101将帧计数器102的计数增加1。帧计数器102为一17标度计数器。帧头部地址发生器103生成通过将帧计数器102的值乘以57，600所获得的一值。加法器104对数据计数器101的值和帧头部地址发生器103的输出值求和。使用加法器104的输出作为一地址，传输帧被循环地存储在RAM的这些象限中。

参见图4，当将一传输帧写在象限F0中时，从象限F1至F16读取数据。在此时，最后的帧被存储在象限F16中且最老的帧被存储在象限F1中。当将下一传输帧写在象限F1中时，从象限F2至F16和F0读取数据中。在此时，最后的帧被存储在象限F0中且最旧的帧被存储在象限F2中。这样，自其读取数据的象限对于各帧是循环的，以使读和写操作相互不冲突。

参见图1C，为实现以上功能，数据读部分20包括一计数器201、第一运算器202、一帧头部地址发生器203、第二运算器204、第三运算器205、一ROM206和一加法器207。计数器201响应于自外部接收的一数据读取请求信号而计数数据读取请求的数目。第一运算器202接收计数器201的四个较小有效位(n)并输出一函数值g(n)。第一运算器202仅被要求反转输入值的位作为该函数的性质。

这里，通过自第L初始帧中的第K数据的定义进行反向计算，由表达式(1)表示的第L中间帧中的第K数据b(L，K)和由表达式(3)表示的第L传输帧中的第K数据C(L，K)被建立以下的表达式(4)的关系。

a(L，P)＝C(L+g{R(P，16)}，

768·Q(P，768)+h{R(P，768)})                     (4)其中函数h(n)是f(n)的反函数。

假定当前正将第L传输帧写在象限Fc中(即，帧计数器102的值为Fc)，可从除象限Fc以外的一象限读取第L-16初始帧。从上述数据写方法和表达式(4)，发现第L-16初始帧中的第m数据被存储在自下表达式(5)计算的一位置的一象限中且自下表达式(6)计算在该象限中的相对位置。所得到的数据是对第m读取请求的输出。

R((Fc-16)+g{R(m，16)}，17)            (5)

768·Q(m，768)+h{R(m，768)})          (6)

帧头部地址发生器203自帧计数器102的值Fc和第一运算器202的输出，g{R(m，16)}计算表达式(5)，并输出通过将表达式(5)的值乘以57600所得到的一值。第二运算器204计算表达式(6)的第一项。第三运算器205计算表达式(6)的第二项的函数h的自变量R(m，768)。ROM206接收由第三运算器205计算的值作为一地址输入，并输出函数值h{R(m，768)}。加法器207对帧头部地址发生器203、第二运算器204和ROM206的输出值求和，响应于第m读取请求而输出第L-16初始帧中的第m数据。

如上所述，在该例子的去交错装置中，由于在从存储器读取数据期间同时解除时间交错和频率交错，不再需要一用于频率交错的存储器。而且，由于响应于一数据读取请求信号而输出数据，不再需要一输出缓冲器。具有这些效果，相比于常规的示例，存储器(SRAM)的容置可被使较小，且因此实现较低廉的装置。

在该例子中，数据写部分和数据读部分由各自的专用电路构成。本发明并不限于此结构。例如，在原则上可使用一通用处理器来实现相同的功能。在该例中，一双端口SRAM被用作为该存储器。作为替代，例如，通过附加地提供一通过时分可实现读和写操作的控制电路，可使用一单端口SRAM或RAM作为该存储器。尽管在该例子中，OFDM被采用作为用于传输帧的传输方法，其它的传输方法也可被使用。而且，传输帧的结构不限于该例子中所述的结构。

在该例子中，在读取数据期间执行去交错。作为替代，可在写数据期间执行去交错，且数据可被写以使在读取期间数据可从连续的地址被读。而且通过此构造，可获得与上述实质相同的效果。

例如，图5示出了在写期间执行去交错的该例子中的一替代的去交错装置。一旦接收到一传输帧，数据写部分10A生成存储器40中该传输帧中各数据的地址(该地址对应于在自下面的表达式(6A)计算的存储器40的一位置的一象限中的自下面的表达式(5A)计算的一相对位置)，并在生成的地址存储第L传输帧中的第K数据。这样，一初始帧中的各自数据被配置在存储器40中。数据读部分20A可仅序列地从存储器40的象限Fc读取该初始帧中的各自数据。

R((Fc+16)-g{R(K，16)}，17)           (5A)

768·Q(K，768)+hK，768)}             (6A)

(例2)

图6为根据本发明的例2的去交错装置的数据读部分20B的方框图。该例子的去交错装置的构造与例1的去交错装置的构造相同，除了例1中的数据读部分20被以数据读部分20B替代外。因此在此省略对数据写部分10和存储器40的描述。

图7示出了待由该例子的去交错装置处理的一例示传输帧。参见图7，具有57,600个数据的一中间帧被划分成900个数据单元，各数据单元由64个数据组成。该中间帧具有四个复用的信道，且各信道占用相继的数据单元。例如，第三信道占用从第476至第615数据单元的140个数据单元。对于各信道，在与例1中所描述的相同的规则下执行帧间交错。如在例1中，该中间帧被划分成75个数据段。对各数据段执行段内交错以形成该传输帧。因此第三信息中的数据被包括在以S39至S51的13个数据段中，如图7中所示。

在如在图1中所述的程序中，通过图1中所示的数据写部分10将具有以上结构的传输帧存储在存储器40中。

然后，该例子中的数据读部分20B解除在该传输帧和该信道中设置的交错。参见图6，数据读部分20B包括一计数器211、一寄存器212、和一运算部分22。与例中相同的运算部分22中的元件被以相同的参考数字表示且因此省去对其的描述。

在数据读部分20B，一旦接收到一数据读取请求信号，计数器211计数读取请求数目m。由于计数器211循环地计数第三信道中的数据，数目m在0至8959的范围内循环。

寄存器212存储外部指定的信道开始位置。例如，在以上传输帧的第三信道被选择的情况下，头部数据单元数目Un(＝476)被存储作为信道开始位置。

移位器213将寄存器212的输出值Un向左移动6位以获得64倍于值Un的一值(即64Un)。第二加法器214对计数器211和寄存器213的输出值求和(64Un+m)。所得到的值然后被输入给运算器202、204和205，在这些运算器中执行例1中所述的程序。结果，(在去交错后)从该去交错装置输出第三信道中的数据。

如上所述，该例子的去交错装置包括选择一传输帧中的复用的信道中的一个并去交错该信道中的数据一机构。对于未被选择的其它信道，数据读部分20B的电路工作被停止以防止这些未被选择的信道中的数据被读取和去交错。这使得与例1的去交错装置相比较，大大地降低了能耗。

在该例子中，数据读部分由一专用电路构成。本发明并不限于这一构成。而且，用于传输帧的该存储器和传输方法并不限于该例子中的情况。

(例3)

图8为根据本发明的例3的去交错装置的数据读部分20C的方框图。该例的去交错装置的构造与例1的去交错装置的构造相同，除了例1中的数据读部分20被数据读部分20C替代外。因此在此省去对数据写部分10和存储器40的描述。

图9示出了待由该例的交错装置处理的一示例帧。参见图9，经帧间交错自一初始帧生成一中间帧的过程与图7中所示的相同。然而，在该例中，信道复用的构造从位于中间的一帧(图9中的第n+15中间帧)起发生改变。例如，在示例中，初始地占用第476至第615数据单元的第三信道在复用构造改变后，变为占用第336至第475数据单元。而且，在复用构造改变后，一新的信道(第五信道)被加至该中间帧。经段内交错从该中间帧生成一传输帧的程序与例2中所述的相同。在此省去对其的描述。

在各自信道中执行如图3中的所示的帧间交错。在待被去交错的16个帧中的某处，复用构造被改变的情况下，两个不同的信道开始位置被临时地生成用于一个信道。因此需要使用该两不同的信道开始位置计算存储器40中的数据的地址。更具体地，对在复用构造改变前已被进行帧间交错的数据，必须根据旧信道开始位置计算存储器40中的数据的地址。对在复用构造改变后已被进行帧间交错的数据，必须根据该新的信道开始位置计算存储器40中的数据的地址。

参见图8，为了去交错各信道中的数据，该例中的数据读部分20C包括第一计数器211、第二计数器221、两个寄存器223和一运算部分24。与例1中相同的运算部分24的元件用相同的参考数字表示。且在此省去对其的描述。

在接收到一数据读取请求信号时，第一计数器211计数读取请求数目m，如图6中所示的计数器211。计数器值m与所选择的信道中的第m数据相关联。

在接收到一信道复用构造变化信号时，第二计数器221将计数器值初始化至15。第二计数器221减少用于各传输帧的计数器值，并当值达到零时停止计数。为了允许第二计数器221减少用于各传输帧的值，第二计数器221可接收在传输帧之间的各边界上脉冲传送的一外部信号。从第二计数器221的初始化和工作开始直至工作停止的时间周期对应于从生成两不同的信道开始位置直至稳定至一个信道开始位置的时间周期。

两个寄存器223构成存储该新和旧信道开始位置的移位寄存器。当输入一信道复用构造变化信号时，这些移位寄存器存储该新的信道开始位置并将旧的信道开始位置移至下一级，导致更新该新和旧信道开始位置两者。

第一计数器221的值m和第二计数器221的值C被输入给比较器222，且比较器222的输出控制选择器224。如果下面的表达式(7)被满足，选择器224选择该新的信道开始位置，或如果未被满足，选择该旧的信道开始位置，并将结果提供给移位器213。数据读部分20C的随后的程序与例2中的相同。

C≤g{R(m，16)}                       (7)

在接收到一信道复用构造变化信号后即获得的第二计数器值C为15。如从表达式(4)显见的，当值m是一表达式(7)的右侧用其变为15的值时，第m数据属于最后帧。因此，新的信道开始位置被采用用于第m数据，而旧的信道开始位置被采用用于属于其它的非最后的15个帧的数据。

当程序移至下一帧时，值c变为14。在此情况下，在表达式(7)的右侧为14或15，即对于属于最后帧或第二最后帧的数据时，新的信道开始位置被采用。对于属于其它的14个帧的数据，旧的信道开始位置被采用。这样，对其采用新的信道开始位置的数据的数目随着程序移至下一帧而增大。当第二计数器值C达到零时，对于所有的数据采用新的信道开始位置。

具有以上构造，该例的去交错装置即使信道复用构造在过程的中间发生变化，也可继续进行去交错。这样，如果一接收机设置有该例的去交错装置，发射机方可执行动态信道复用。

尽管在该例中，数据读部分由一专用电路构成，本发明并不限于此构造。而且，用于传输帧的该存储器和传输方法并不限于此例中的情况。

(例4)

图10示出了待由根据本发明的例4的去交错装置处理的一示例的传输帧。参见图10，该传输帧中的数据数目、该传输帧中的数据段的数目和段内交错的方法与例1中的相同。然而，在图10所示的传输帧中，不对属于传输帧的第零至第24数据段的数据执行帧间交错，而对属于第25至第24数据段的数据执行帧间交错，如例1中那样。

实际上，在欧洲DAB传输帧中，为了避免由于时间交错而导致的延迟以实现快速数据传输，对已知为快速信息信道的某些OFDM符号不执行时间交错、在此情况下，因为无时间交错的数据易受时间轴突发错误的破坏，通过降低编码速率而执行更增强的纠错。

图11示出了例4中的存储器40的存储器分配图。与例1不同，未被进行帧间交错的数据段被存储在象限E0-E1中。而被进行帧间交错的数据被存储在象限F0至F16中。象限F0至F16对应于各帧，且从第25至第70数据段的总共50个数据段被存储在各象限中。这样，地址0至652799被分配用于象限F0至F16。对于象限E0和E1，各传输帧中的第一25个数据段中的数据被交替地存在于其中，地址652800至671999和672000至691199被分配。

尽管图11被示出以使数据被写在象限E0且数据被从象限E1读取，每个帧的读和写象限被相互转换以使避免写和读操作之间的冲突。

如果未执行帧间交错，不需如在执行帧间交错的情况中那样将数据存储在过去的16帧中。通过根据帧间交错的存在分离数据的存储位置，存储器容量可被节省。

例如，当在例1中需要979，200字的存储器容量时，在例4中仅需要691,200字的存储器容量。当将来LSI处理技术进步到允许在一信号处理LSI中安装例如帧间交错存储器的大容量存储顺时，存储器容量的减少将有助于降低LSI的生产成本。

图12为例4的去交错装置的方框图。参见图12，如在图1中所示的数据写部分10中，一旦接收到传输帧，数据读部分10D生成用于存储器40的写端口的地址，并序列地将属于该传输帧的第25至第74数据段的数据写入存储器40中的0至652799地址。数据写部分10D还交替地将属于该传输帧的第零至第24数据段的数据写入存储器40中的652800至671999地址和762000至691199地址。当如在图1中所示的数据读部分20中的解除时间和频率交错两者时，数据读部分20D从存储器40中的0至652799地址读取数据。数据读部分20D还交替地从存储器40中的652800至671999地址和672000至691199地址读取数据。

电路构成和存储器并不限于此例中所述的情况。

(例5)

图13为根据本发明的例5的去交错装置3的方框图。例5的去交错装置3与图1A中所示的去交错装置1相同，除了替代存储器(SRAM)40而设置了存储器(DRAM)41和DRAM控制器30外。

DRAM控制器30临时地保存来自数据写部分10的地址和数据和来自数据读部分20的地址。并在预定的定时将这些地址和数据输出给DRAM41。DRAM控制器30还临时地保存自DRAM41输出的数据并在预定的定时将该数据输出给数据读部分20。以下，将详细地描述这些预定的定时。

图14为在DRAM控制器30和DRAM41之间传送的信号的时间图。DRAM控制器30与一25MHZ主时钟同步地工作并在24个时钟的一周期内交替地执行数据写操作(六个时钟)和数据读操作(18个时钟)。由于如例1中所述地那样将数据序列地写入连续地地址，可使用一快速页面方式在六个时钟期间写四个数据。至于读操作，由于执行一随机读，如在相关现有技术的描述中所讨论的，需要110ns或更多的一循环时间。在例5中，在三个时钟(120ns)期间读一个数据。图14中所示的各种不同信号的定时满足对具有60ns的存取时间的一标准DRAM的定时限定。

如上所述，此例的去交错装置在24个时钟期间执行四个数据写和六个数据读。因此，平均输入数据速率为4.167MHZ且平均输出数据速率为6.25MHZ。因此即使对在相关现有技术的描述中所说的欧洲DAB标准，足够地可能在纠错以后获得1.536MHZ的输出数据速率。

如上所述，其中使用快速页面方式写数据的，此例的去交错装置实现了高输入/输出数据速率同时使用具有每比特低单位成本的DRAM。

用于传输帧的电路构成和传输方法不限于此例中所述的情况。

(例6)

图15为根据本发明的例6的去交错装置3的方框图。去交错装置3的内部构造与图13中所示的相同。参见图15，OFDM解调器2被设置在去交错装置3的上游。如在例1中，待被处理的传输帧由57，600个数据组成并被划分成75个数据段。各数据段经由384个QPSK调制的子载波组成的一OFDM符号而被传送。该传输帧在通过OFDM解调器2被解调后被输入给去交错装置3。

图16示出了待由该例的去交错装置处理的传输帧的部分。参见图16，各OFDM符号的长度为250μs，且具有该符号长度的四分之一长度(62.5μs)的一保护间隔被加至各OFDM符号。该保证间隔被提供以防止在多路径信号接收的符号内干扰。在此例中，各符号的后四分之一部分在该符号的头部被复制作为该保护间隔。由于要花费时间来检查和解调数据，OFDM解调器2输出自输入延迟两个符号的解调结果。在该保护间隔期间，输入传输帧被放弃，内部操作被停止，且解调结果不被输出。

该例的去交错装置的存储器(DRAM)41的存储分配图与图4中所示的相同。在此情况下，最大在16个帧，即375ms后，所写的数据被读取。在该时间周期之后，该数据将被易失直至DRAM被更新。

该例的间隔解除装置在图17中所示的一定时的该保护间隔期间执行一更新操作。换方之，由于在保护间隔期间无数据被写。替代写操作而执行更新操作。这允许不降低输入/输出数据速率也不改变输入/输出定时而执行DRAM的更新操作。

在此例中，由于六个时钟(240ns)被用于一个更新操作，可执行每个符号的约260次更新操作(62.5MS/240ns)。在四个符号内，即在1.25ms的时间周期内完成用于更新整个DRAM41所需的1,024次更新操作。由于约16ms的时间周期对于当前的标准DRAM是足够的，可以比该例中低的速度执行更新操作。

用于传输帧的电路构造和传输方法不限于此例中所述的情况。

因此，根据本发明的去交错装置不需要一存储器用于频率交错也不需要一输出缓冲器。这使得相比于常规的装置，本发明的去交错装置较为低廉。

提供了一种选择一传输帧中的复用的信道之一以仅去交错该被选择的信道的数据的机制。这大大降低了电路的能耗。

即使信道复用构造在中间发生变化，也可连续地执行去交错操作。这允许在发射机方进行动态信道复用。

数据的存储位置依据帧间交错的存在而被分离。这允许节省了时间交错存储器的容量且因此降低了LSI生产成本。

使用快速页面方式写数据。这实现了高输入/输出数据速率同时使用具有每比特低单位成本的DRAM。

在保护间隔期间执行更新操作，允许有效的DRAM更新。

不脱离本发明的范围和精神，本领域的熟练技术人员将可易于作出各种其它的改型。因此，本发明的保护范围并不限于在此所作的对具体实施方式的描述，而应作更宽范的理解。

Claims (24)

1、一种去交错装置，用于对一输入传输帧进行去交错并输出该被去交错的帧，该传输帧通过对一初始帧执行帧间交错以形成一中间帧并对该中间帧中包括的至少一数据执行段内交错而获得的，该去交错装置包括：

一存储器；

用于接收该传输帧并将该传输帧写入该存储器中的一数据写部分；和

用于当从该存储器读取数据时同时解除该帧间交错和段内交错且输出数据的一数据读部分。

2、根据权利要求1的去交错装置，其中该数据写部分接收多个传输帧中的数据并将该数据写入该存储器中，且

该数据读部分在通过反向计算该段内交错的重配置规则和帧间交错的重配置规则而解除该帧间交错和段内交错的状态下确定各传输帧中的数据的次序，以所确定的次序从该存储器中读取数据，并输出数据。

3、根据权利要求1的去交错装置，其中该数据写部分包括：

用于计算一传输帧中的数据数目的一数据计数器；

用于计算传输帧数目的一帧计数器；

用于根据该帧计数器的一值生成该存储器中一地址的第一帧头部地址发生器，该传输帧的头部数据将被存储在该地址处；和

用于对该数据计数器的一值和该第一帧头部地址发生器的一输出值进行求和并输出该结果作为该存储器中的一地址的第一加法器。

4、根据权利要求3的去交错装置，其中该数据读部分包括：

用于计数数据读取请求数目的一计数器；

用于根据该计数器的一值和该数据写部分的帧计数器的一值生成该存储器中的一地址的第二帧头部地址发生器，该传输帧的头部数据被存储在该地址处；

用于存储段内交错的重配置规则的一ROM；

用于计算所期望的输出数据属于的一数据段的第一运算器；

用于使用该ROM计算该期望的输出数据在该数据段中的一相对位置的第二运算器；和

用于对第二帧头部地址发生器、第一运算器和第二运算器的输出值进行求和，并输出该结果作为该存储器中的一地址的第二加法器。

5、根据权利要求1的去交错装置，其中该传输帧包括：在中间帧的一级，已对其执行帧间交错的一数据段和未对其执行帧间交错的一数据段，

该数据写部分将已对其执行帧间交错的数据段和不对其执行帧间交错的数据段写在该存储器的不同存储位置，且

该数据读部分当从该存储器读数据时同时地解除已被执行帧间交错的该数据段的帧间交错和段内交错并输出数据，同时该数据读部分当从该存储器读数据时解除未被执行帧间交错的数据段的段内交错并输出数据。

6、根据权利要求1的去交错装置，其中这些数据段经包括在构成正交频分复用的至少一符号的子载波被发送，且

该传输帧包括多个构成正交频分复用的符号。

7、根据权利要求1的去交错装置，其中该存储器是一具有快速页面方式的DRAM，且

该数据写部分在快速页面方式中将该传输帧中的至少两个相继数据写入该DRAM中的连续地址。

8、根据权利要求7的去交错装置，其中该数据段经构成正交频分复用的至少一符号中包括的子载波被发送，

一保护间隔被加至构成正交频分复用的该符号，

该传输帧包括多个构成正交频分复用的符号，

一正交频分复用解调器被连接至该去交错装置的上游，且

在该保护间隔期间执行DRAM的更新操作。

9、一种去交错装置，用于对一输入传输帧去交错并输出该被去交错的帧，该传输帧是通过对一初始帧执行帧间交错以形成一中间帧并对该中间帧中包括的至少一数据段执行段内交错而获得的，该去交错装置包括：

一存储器；

用于当将数据写入存储器时，同时地解除帧间交错和段内交错的一数据写部分；和

用于从该存储器读数据并输出该数据的一数据读部分。

10、根据权利要求9的去交错装置，其中该数据写部分接收多个传输帧中的数据，在通过反向计算段内交错的重配置规则和帧间交错的重配置规则而解除帧间交错和段内交错的状态下确定各传输帧中数据的次序，并以确定的次序将数据写在该存储器中。

11、根据权利要求9的去交错装置，其中这些数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，且

该传输帧包括构成正交频分复用的多个符号。

12、根据权利要求9的去交错装置，其中该存储器是一具有快速页面方式的DRAM，且

该数据写部分在快速页面方式下将该传输帧中的至少两个相继数据写在DRAM中的连续地址。

13、根据权利要求12的去交错装置，其中该数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，

一保护间隔被加至构成正交频分复用的该符号，

该传输帧包括多个构成正交频分复用的符号，

一正交频分复用解调器被连接至该去交错装置的上游，且

在该保护间隔期间执行DRAM的更新操作。

14、一种去交错装置，用于对一输入传输帧进行去交错并输出该被去交错的帧，该传输帧是通过对包括至少一信道的一初始帧执行帧间交错以形成通过将该信道分配在一预定信道开始位置而被复用的一中间帧并对该中间帧中包括的至少一数据段执行段内交错而获得的，该去交错装置包括：

一存储器；

用于将该传输帧写入该存储器的一数据写部分；和

数据读部分，用于在从该存储器读数据期间当该信道开始位置被指定时，通过参考该信道的信道开始位置而同时地对该信道中的数据解除帧间交错和段内交错，并输出该信道的数据。

15、根据权利要求14的去交错装置，其中该数据写部分接收多个传输帧中的数据并将该数据存储在该存储器中，且

该数据写部分在通过反向计算段内交错的重配置规则和帧间交错的重配置规则而解除帧间交错和段内交错的状态下，确定各传输帧中数据的次序，以所确定的次序读该存储器中的数据，并输出该数据。

16、根据权利要求14的去交错装置，其中该数据读部分在从该存储器读数据期间，当该信道开始位置被指定时，根据该信道开始位置和数据读取请求数来计算该存储器中数据的存储位置。

17、根据权利要求14的去交错装置，其中该数据读部分包括：

用于存储该信道开始位置的一寄存器；

用于计算数据读取请求数的一计数器；和

用于根据该寄存器和该计数器的值来计算该存储器中的数据的存储位置的一运算器。

18、根据权利要求14的去交错装置，其中在从该存储器读数据期间，当该数据读部分接收指示该起始帧的一信道复用构造变化的一信道复用构造变化信号时，该数据读部分通过参考在接收到该信道复用构造变化信号之前的一旧信道开始位置和在接收到该信道复用构造变化信号之后的一新信道开始位置而同时地解除该信道中的数据的帧间交错和段内交错，并输出该信道的数据。

19、根据权利要求18的去交错装置，其中当该数据读部分接收到该信道复用构造变化信号时，该数据读部分根据该旧和新信道开始位置、数据读取请求的数目和传输帧的数目选择旧信道开始位置和新信道开始位置中的一个，并计算该存储器中的数据的存储位置。

20、根据权利要求18的去交错装置，其中该数据读部分包括：

用于存储该旧和新信道开始位置并响应于信道复用构造变化信号更新该旧和新信道开始位置的一寄存器；

用于计数数据读取请求数目的第一计数器；

用于计数传输帧数目的第二计数器，该第二计数器在接收到信道复用构造变化信号时被初始化；和

用于根据该寄存器、第一计数器和第二计数器的值来计算该存储器中的数据的存储位置的一运算器。

21、根据权利要求14的去交错装置，其中该传输帧包括，在该中间帧的一级，已被执行帧间交错的一数据段和未被执行帧间交错的一数据段，

该数据写部分将已被执行帧间交错的数据段和未被执行帧间交错的数据段写入该存储器的不同的存储位置，且

该数据读部分在从该存储器读数据时对已被执行帧间交错的数据段同时解除帧间交错和段内交错并输出数据，同时该数据读部分在从该存储器读数据时对未被执行帧间交错的数据段解除段内交错并输出数据。

22、根据权利要求14的去交错装置，其中这些数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，且

该传输帧包括多个构成正交频分复用的符号。

23、根据权利要求14的去交错装置，其中该存储器是一具有快速页面方式的DRAM，且

该数据写部分在快速页面方式中将该传输帧中的至少两个相继的数据写在DRAM中的连续地址。

24、根据权利要求23的去交错装置，其中该数据段经构成正交频分复用的至少一符号中包括的子载波而被发送，

一保护间隔被加至构成正交频分复用的该符号，

该传输帧包括构成正交频分复用的多个符号，

一正交频分复用解调器被连续至该去交错装置的上游，且

在该保护间隔期间执行DRAM的更新操作。

Images