CN103314362B - 用于数据流的基于向量的匹配电路 - Google Patents

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Abstract

描述了涉及匹配器的系统和方法，该匹配器以每时钟周期1个的速率输入部分向量并且在输出传递完整的向量以及每向量的其有效性的指示。匹配器能够以每时钟周期来按顺序地将最大数量的有效元素从输入队列复制到目标向量并且从输入队列去除所复制的元素。完全填充的目标向量与完整的数据向量配对并且作为合成向量输出。

Description

用于数据流的基于向量的匹配电路
技术领域
本发明涉及用于地址向量匹配的方法和设备，例如，用于根据具体置换的数据块重排序中的应用，该具体置换诸如能够在交织、解交织、重排、解重排、以及加扰或解扰过程中发现，还涉及利用地址向量匹配的诸如是电信设备的设备和方法，例如，用于根据具体置换的数据块重排序中的应用，并且涉及当在处理引擎上执行时实现这样的方法的计算机程序产品。
背景技术
在众多电信协议中，需要至少一个交织步骤，例如，根据具体置换的数据块重排序，并且由此，使得事实上在每个无线处理链中将发现交织步骤已经成为趋势。
另一更近的趋势在于提供电信设备，诸如，适于使用各种标准的移动电话。典型地，接收到的信号的处理是标准特定的，并且由此，存在电信设备的交织架构上的要求，用于使其适于不同的标准或者对于一个或更多个不同的标准是可重配置的。
典型地，对于交织架构的不断增加的吞吐量要求导致多体存储器方案。为了同时寻址多个存储体，优选地引入向量处理器作为向量地址生成器。理想地，当存储器中存储有P个数据元素时，每个时钟周期由这一向量地址生成器产生P个地址的全向量。因为它们的特性，并非所有的所需的地址序列允许以每个时钟周期的P个地址的动态生成。这导致更低的地址向量速率并且由此更低的多体存储器使用效率。
能够将已知的用于交织的方案分类成如下：
·微控制器或DSP上的低速率交织
顺序地生成地址并且一般而言地址生成的效率非常低。
·专用HW(硬件)上的高速率交织
专用HW方案具有有限的或者没有可重配置性并且因此不适用于多标准交织。
相关的情形涉及Turbo码译码器中的高吞吐量交织。多体交织方案对于这一应用是可行的，但是是标准特定的(即，它们不是可重配置的)。
交织器上的高吞吐量需求具有以下结果：
·典型地，需要并行完成到和从交织器的数据输入和输出(即，一次多个数据元素：数据向量)
·同时地处理P个数据元素需要每个时钟周期可利用P个地址。
查找表方案能够提供每个时钟周期P个地址，但是，当支持的标准的数量上升时，需要的表格的数量极大地增长。
在多标准地址生成的一般情况下，典型地，仅能够部分地实现每个时钟周期生成P个地址的目标。结果，每时钟周期存在少于P个地址。这导致“部分地址向量”，其不是完全填充的而是包含少于P个有效地址的向量。
发明内容
存在与数据重排序设备有关的改进的地址生成方法的需求，该数据重排序设备诸如是交织器、解交织器、加扰器、解扰器、重排器、解重排器。
本发明的实施例的优点是它们提供了解决地址生成问题的方案。
本发明的实施例的优点是当允许部分地址向量(包含少于P个的有效地址)时，能够增加效率并且向量地址生成器的表现力也增加(即，能够生成更大数量的可能的地址序列)。
本发明的实施例使能高速数据重排序，诸如交织、解交织、加扰、解扰、重排、解重排。其对于处理例如不同的标准而言同样是可重配置的。
本发明的实施例还提供了与匹配器相关的系统和方法，该匹配器以每时钟周期1个或更慢的速率输入部分向量并且在输出处传递完整的向量和指示每向量的有效性的指示。例如，匹配器能够在每个时钟周期按序地从输入队列复制最大数量的有效元素到目标向量并且从输入队列中去除所复制的元素。将完全填充的目标向量与完整的数据向量配对并且以合成向量输出。
能够在不同的情形中利用向量的匹配操作，例如，在分组分类过程中，用于数字信号处理、用于分类向量数据、电信多标准地址生成，等等。
尽管在现有技术的系统中，对于多体存储器访问，不能直接使用部分地址向量，本发明的实施例的优点是它们可以通过过滤用于有效地址向量元素的部分地址向量使得可以获得完整的地址向量来使能直接的多体存储器访问。在到数据存储器的写访问的情况中，可以将完整的地址向量与对应的数据向量相匹配并且然后能够输出数据。
特别地，本发明提供了一种对于包含待重排序的数据的存储器进行寻址中使用的处理地址的方法，该方法包括：
存储第一至少部分地址向量以及指示该第一至少部分地址向量的哪些元素是有效的第一有效性信息，
接收包括第二至少部分地址向量的地址向量序列以及指示该第二至少部分地址向量的哪些向量元素是有效的的第二有效性信息，
从该第一和第二至少部分地址向量传递多个有效向量元素到目标地址向量，同时，通过存储还没有传递的该第二至少部分地址向量的任意有效向量元素来替代所存储的该第一至少部分地址向量，作为该第一至少部分地址向量，以及
如果目标向量的所有的向量元素是有效的，则输出目标地址向量。
该方法的优点是由于以及当允许部分地址向量时，能够增加效率。
在该方法中，能够传递来自该第一至少部分地址向量的所有有效元素，同时传递来自该第二至少部分地址向量的至少某些有效元素。这提供了获取完全有效的目标向量的更大的可能性。
在该方法中，每时钟周期能够接收一个第二至少部分地址向量及其有效性信息，该有效性信息指示该第二至少部分地址向量的哪些向量元素是有效的。这允许快速处理该至少部分地址向量。
在本发明的实施例中，可以直接地或间接地将待传递到输出向量的用于地址向量元素的该第一和第二至少部分地址向量的有效性信息一起相或成单比特掩码并且可以将单比特掩码与该第二至少部分地址向量的有效性信息相异或并且将结果存储为下一周期中该第一至少部分地址向量的有效性信息。在优选的实施例中，当已经汇集全部目标向量时，仅仅将这一结果存储为用于该第一至少部分地址向量的有效性信息。如果向量具有P个元素，则比特掩码典型地为P比特掩码。这使得能够使用高速操作的逻辑电路。
在涉及间接相或的本发明的具体实施例中，将从诸如是出现检验器的逻辑元件输出的有效性信息一起相或成单比特掩码。这些出现检验器使用该第一和第二至少部分地址向量的有效性信息作为输入。
P是地址向量中的元素的数量并且这可以与将以数据流输出的数据元素的数量相同。但是，本发明允许穿孔和填充，所以数据元素的数量为/能够比地址向量的全部长度少或多。
在该方法中，如果目标地址向量的所有向量元素是有效的，则能够将该第二至少部分地址向量的向量元素存储为用于下一周期的该第一至少部分地址向量。这增加了数据传递的速率。
在该方法中，如果不是目标地址向量的所有的向量元素都是有效的，则能够将例如是P比特掩码的比特掩码用于选择存储为用于下一周期的该第一至少部分地址向量的该第二至少部分地址向量的向量元素。这使得可以快速方式选择该第二至少部分地址向量的有效元素。
在该方法中，能够将用于待传递到目标地址向量的向量元素的该第一和第二至少部分地址向量的有效性信息一起相与并且存储为目标地址向量的有效性信息。这使得可以确定目标地址向量的有效性。
在该方法中，能够将待重排序的数据重排序成特定置换。这使得该方法可适用于不同标准。
本发明还提供了包括计算机可读媒介的计算机程序产品，具有在其上的包括程序指令的计算机程序，当由数据处理单元运行该计算机程序时，该计算机程序可加载到数据处理单元中并且适于引起数据处理单元执行以上描述的方法。该计算机程序的使用使得方法为灵活的，从而它能够在不同的操作系统和硬件上运行。
本发明还提供了一种适于处理用于对于包含待重排序的数据的存储器进行寻址中使用的地址的逻辑电路，该电路包括：
第一和第二缓冲区，其适于分别地存储第一至少部分地址向量和指示该第一至少部分地址向量中的哪些元素是有效的的第一有效性信息，
第三和第四缓冲区，其适于分别地存储第二至少部分地址向量和指示该第二至少部分地址向量中的哪些向量元素是有效的的第二有效性信息，
路由单元，其适于将多个有效向量元素从第一和第三缓冲区传递到适于存储目标地址向量的第五缓冲区，同时在第三缓冲区中存储还没有传递的来自第三缓冲区的任意有效地址向量元素。逻辑电路的使用使得可以快速处理。
逻辑电路能够适于每时钟周期接收一个至少部分地址向量以及指示该一个至少部分地址向量中的哪些向量元素是有效的其有效性信息。由于需要单时钟周期，这允许快速处理。
逻辑电路可以适于将用于待传递到输出向量的向量元素的第一和第二地址向量的有效性信息一起相或成单掩码并且适于将该单掩码和该第二至少部分地址向量的有效性信息相异或并且适于在第二缓冲区中将结果存储为用于下一周期的该第一至少部分地址向量的有效性信息。如果向量具有P个元素，则掩码为P比特掩码。
或以及异或处理的使用使得标准逻辑门的使用并且单掩码的使用是有效的。
逻辑电路能够适于，如果目标地址向量的所有向量元素是有效的，则在第一缓冲区中存储该第二至少部分地址向量的向量元素，作为用于下一周期的该第一至少部分地址向量。
逻辑电路能够适于，如果目标地址向量的所有向量元素是无效的，则使用诸如是P比特掩码的掩码来选择该第二至少部分地址向量的向量元素并且将它们存储在第一缓冲区中，作为用于下一周期的该第一至少部分地址向量。
路由单元能够适于将用于待传递到目标地址向量的向量元素的该第一和第二至少部分地址向量的有效性信息一起相与并且适于将这些存储在第六缓冲区中，作为目标地址向量的有效性信息。
路由单元还能够适于传递来自该第一至少部分地址向量的所有有效元素并且适于传递来自该第二至少部分地址向量的至少某些有效元素。
本发明还提供了一种适于寻址包含待重排序的数据的存储器的装置，该装置包括：
地址生成器，其适于提供至少部分地址向量；
以及如上所述的逻辑电路。如果需要，能够提供当寻址存储器时用于解决冲突的冲突解决器。
本发明还提供了特别地为无线通信设备的一种电信设备，其包括上述装置和适于包含待重排序的数据的存储器。
附图说明
参考所附附图，从发明的实施例的以下具体描述中，将呈现本发明的进一步的目的、特征和优点，其中，
图1示出了按照本发明的某些实施例的基于向量的匹配电路。
图2说明了按照本发明的某些实施例的基于向量的匹配电路。
图3说明了在不同时间处的按照本发明的某些实施例的基于向量的匹配电路的状态。
图4说明了按照本发明的某些实施例的基于向量的匹配电路。
图5A到5G说明了根据本发明的实施例的处理流程，其能够例如以图4的电路来执行。
图6是能够与本发明使用的计算机处理系统的示意图。
具体实施方式
将基于特定实施例并且参考某些附图来描述本发明，但是发明不限于此，而是仅仅由权利要求书限定。描述的附图仅仅是示意性的并且是非限制性的。在附图中，为了说明目的，可以放大某些元素的大小并且不按比例画出。
其中在本说明书和权利要求书中使用术语“包括”，其不排除其它要素或步骤。进一步，说明书中以及权利要求书中的术语第一、第二、第三以及类似术语用于在类似要素之间相区别并且不必然用于描述相继或按时间顺序。将理解在适当的环境下如此使用的术语是可互换的并且将理解这里描述的发明的实施例能够以除这里描述或说明的之外的其它顺序来操作。
本发明的实施例涉及方法和设备，其中存在例如在众多电信协议中的交织步骤中所使用的根据具体置换的数据块重排序，所述众多电信协议诸如在蜂窝电话网络、无线局域网、卫星通信系统、电视广播系统等等中所使用的。在本发明的特定实施例中，提供了可应用在用于根据具体置换的数据块重排序的方法和设备中的地址向量匹配，诸如用于无线处理链的交织，或者诸如一般而言的电信设备中所使用的。本发明可以在适于使用各种标准的电信设备中使用。
在根据具体置换的数据块重排序中，诸如交织处理步骤，将在数据存储器中以第一次序存储一组初始值并且以另一次序从数据存储器读取。以这种方式，加扰、重排或交织初始序列。数据自身可以位于数据存储器中的各自的地址处并且然后将按照具体置换来确定为输出数据的正确序列的输出地址序列。由此，本发明的实施例包括用于按照预定数据重排序来确定用于读出数据的存储器地址的方法和设备。特别地，能够使用数据体来存储数据，直到将其读出。为了访问多体存储器，本发明的实施例组合至少部分地址向量彼此以形成全地址向量。这导致匹配需求。
“部分地址向量”是其中的元素不是完全有效的向量。措辞“至少部分地址向量”意图表达地址向量元素可以部分或完全有效的意思。在输入地址向量的序列中，至少它们中的某些将是部分地址向量。
本发明的实施例提供了匹配电路以解决匹配问题。在图1中示意性地示出了匹配电路4。它以例如是每时钟周期1个的速率输入来自地址生成器2的部分向量。这些向量的最大宽度由Pin来定义。例如，这些向量中可以是最多8个地址。可以想象，本发明的范围不受地址生成器限制，该地址生成器能够是任意合适的部分地址生成器。在本发明的特定实施例中，地址生成器可以是适于以用于多于一个标准的有效方式来生成部分地址的任意这样的生成器。使用部分地址生成器的一个优点是用于确定地址的算法可以是
a)更加有效或更少的运算密度
b)可以在适于多于一个标准的同时允许用于生成地址的一组受限的算法。
由此，本发明的一个方面在于在维持完成有效地址数据序列中的高成功速率的同时有效使用部分地址生成。
在匹配电路4的输出，传递完整的地址向量以及每向量的其有效性的指示。这些输出向量的最大宽度是Pout。例如，可以输出具有8个地址(最大)宽度的向量。
P是地址向量中的元素数量并且这可以与将输出的数据元素的数量相同。但是，本发明允许穿孔和填补，所以数据元素的数量为/能够少于或多于地址向量的全长度。
优选地，连同“向量有效”的指示符来递送每个向量。向量有效指示符能够是缺省指示，然而如果向量是无效的，则存在指示。或者，向量无效指示符能够是缺省指示，然而如果向量是有效的，则存在指示。或者，向量有效指示符和无效指示符两者能够通过不同的指示的存在来分别地定义。由此，分别地，向量有效指示符可以是具有布尔值1或0的比特，并且无效指示符可以具有布尔值0或1。
除了输入和输出向量的宽度，输入和输出的时钟速率也能够不同。在图1中分别地由fCin和fCout来代表它们。
能够将匹配电路4的输出反馈到冲突解决器6以解决存储器地址中的任意冲突。冲突解决器6不被认为是对本发明的限制。其实现的方式在本发明的范围之外。然后按照从冲突解决器接收的地址来读出存储体8中存储的数据。匹配电路4的输出不排除将从存储体8输出的数据是，或将是，穿孔的(即，从序列中移去某些数据元素)、或者是，或将是，填充的(即，将诸如是零的数据元素添加到序列中)、或者将是处理的其它情形的选项。
由此，按照本发明的实施例，在输入地址数据和输出地址数据之间存在映射关系，这一关系是以映射的形式的，该映射可以是例如双射的、满射的或单射的。
匹配电路4每个时钟周期按照从地址向量的输入队列到目标向量的顺序来复制最大数量的有效向量地址数据元素并且从输入队列中去除已经复制到目标向量的元素。
在单独的操作中，将完全填充的目标地址向量与完整的数据向量配对并且以合成向量输出(图2中未示出)。在例如是多口存储器的数据存储器中的地址处存储数据向量并且地址向量定义将从数据存储器输出的数据的地址。
在其一个实施中，本发明的实施例涉及收集缓冲区中的总线交易，直到对于并行全交易存在足够的有效地址，并且然后将这些地址导向到诸如是存储数据的多口存储器8的存储器。本发明的实施例能够在处理以常规速率到达的数据的(部分)向量的设备中使用，然而本发明的实施例提供了地址信息用于以非常规速率产生数据的完整向量。
在本发明的某些实施例中，最终的输出仅仅由完整的地址向量组成。当使用诸如是多体存储器的数据存储器时，如果完整的地址向量中的多于一个地址指向同样的存储体，则会发生地址冲突。本发明不限于将如何解决存储体冲突并且这样的方法和设备在本发明的范围之外。
在本发明的一个实施例中，所有的部分向量中的输入元素的总数量是P的倍数。本发明的进一步的实施例允许处理部分向量序列，该部分向量序列的元素的总数量不是P的倍数。在这一情况下，如将参考图3所描述的，根据本发明的实施例的匹配电路是对“结束会话标志”的响应，其刷新累计缓冲区并且将最后的向量强制为部分的，例如，可以在时间t＝8处不完整的向量被刷新。
将参考图2来描述本发明的匹配电路的一个实施例。
在这一实施例中，匹配电路4包括缓冲区8、10、12、14，用于新源地址向量(在缓冲区10中)、用于新源地址向量的有效性指示(在缓冲区8中)、用于之前的源地址向量(在缓冲区14中)、以及用于旧源地址向量的有效性指示(在缓冲区12中)。在控制单元16的控制下，通过具有例如多路复用器18的路由架构19的方式将有效地址向量元素传递到目标地址向量缓冲区20。目标缓冲区20具有地址向量有效性缓冲区22。在每个周期中，将新地址向量和其元素有效性指示符加载到相关的缓冲区8、10中。
如在图2中描述的，能够将匹配电路4的操作分解成三个单独的部分：
1.“复制向量以及无效使过的值”
不论系统中有多少有效的地址向量元素是可用的，匹配电路4适于使得每时钟周期缓冲区14中的“旧源地址向量”的完整的内容被消耗。对于“新源地址向量”缓冲区10，取决于“旧源地址向量”缓冲区14或者“目标地址向量”缓冲区20(或两者)中的有效地址向量元素的数量，来消耗某些数量的元素。需要将这些元素标记为无效的并且将其复制到“旧源地址向量”缓冲区14。
2.“MUX(多路复用器)树控制”
为了从两个源地址向量缓冲区10、14传递相关的有效地址向量元素到目标地址向量缓冲区20，路由架构19包括例如多路复用器18需要在每时钟周期被正确地建立。使用在不同的缓冲区10、14、20中的有效地址向量元素的数量，作为用于这一部分控制的输入。由控制单元执行控制。为了提供有效性信息反馈，控制单元16与缓冲区8、10、12、14、20、22和路由通信。
3.“向量有效”信令
每个时钟周期，匹配电路4尝试汇集完整的目标地址向量。这是否是可能的，取决于“新源向量”缓冲区10中的有效地址向量的数量、和/或“旧源地址向量”缓冲区14中或“目标向量”缓冲区20(或其两者)中的有效地址向量元素的数量。每当汇集了完整的目标地址向量，在缓冲区22中，“向量有效”比特将指示这点。如果仅仅能够部分地汇集目标地址向量，替代地，将设置“向量无效”比特以指示这点。向量有效指示符可以是缺省指示，而如果向量是无效的，则存在指示。可选地，向量无效指示符能够是缺省指示，而如果向量是有效的，则存在指示。由此，单比特可以足够用于指示“向量有效”或“向量无效”。或者，能够由不同的指示的存在来分别定义向量有效指示符和无效指示符两者。由此，分别地，向量有效指示符可以是具有布尔值1或0的比特，并且无效指示符可以具有布尔值0或1。
根据有效向量元素的数量的简短示例示出了匹配电路如何工作。
在图3中，显示了用于给定时间t的系统的状态。在每一状态方形的左上方，“新源地址向量”缓冲区中的有效地址向量元素的数量由下标的消耗的有效地址向量元素的数量来指示。在左下方，连同消耗值，显示了“旧源地址向量”缓冲区中的有效地址向量元素的数量。在右上方，示出了“目标地址向量”中的地址向量元素的数量。这一数值对应时间t＝t-l的“目标地址向量”中的地址向量元素的数量和来自源缓冲区的所消耗的地址向量元素的数量之和模Pout(其中Pout＝8)。由此，用于输出向量的向量有效比特将会设置在t＝1、2、3、5、6、7。在t＝0、4、8、9，将不输出向量。
在图4中示出了匹配电路4的实施例。每一周期，例如定时电路(未示出)的每时钟周期，将P个数值输入到缓冲区10并且将用于这些P个数值的对应的有效性信息输入到缓冲区8。还将对应的数据存储在存储器中。将逻辑元件“出现掩码”(第X个Occ)30、31、…的输出一起相或成单P比特掩码并且输出到逻辑元件“加掩”。逻辑元素“加掩”将这一掩码与同样周期的缓冲区8中的新地址向量的有效元素相异或，并且将其存储在缓冲区12中。这点的效果是将还没有传递到目标向量缓冲区20的缓冲区8中的任意有效元素存储在缓冲区12中用于在下一周期传递。
第X个Occ逻辑元件30、31、…突出第一比特等于在其输出比特地址向量中的输入比特地址向量的有效元素的布尔值(例如“1”)，即，每个有效比特。缓冲区20中的输出地址向量中的所有其它比特为零。在输入地址向量中没有比特等于布尔有效值(例如，“1”)的情况下，则缓冲区20中的整个输出地址向量是零。
在本发明的实施例中，路由架构19包括称为“1-热多路复用器”的多路复用器元件，其为出现检验器并且使用1-热比特向量(一种比特向量，其中一个比特精确地等于标识它是有效的布尔值(例如“1”))来选择其输入中的一个。包括多路复用器元件“1-热多路复用器”的路由架构19负责分别从缓冲区10、14和8、12中的地址向量传递有效元素分别到目标地址向量缓冲区20和有效性缓冲区22。将1-热多路复用器的所有的1-热匹配输出被联系在一起并且形成到多路复用器11和13的反馈信号。多路复用器11生成掩码9与相同周期的缓冲区8中的新地址向量的有效元素的异或，其存储在缓冲区12中。多路复用器13在每个周期的末尾传递缓冲区10的元素到缓冲区14。初始地，将多路复用器11和13设置成接受反馈信号。将1-热多路复用器的所有的1-热匹配输出一起相与并且产生发送到有效性缓冲区22的1比特有效信号。
每当将有效性缓冲区22设置成用于缓冲区20中的地址向量的完整的有效性的布尔值时，将多路复用器11和13设置成接受新地址向量。每当将有效性缓冲区22设置成用于缓冲区20中的地址向量的无效性的布尔值时，将多路复用器11和13设置成接收反馈信号。
组合功能同时带来了向量数据和对应的地址以及用于每个数据向量的存储体值。
在图5A到5G中示出了示例性的处理流程100，能够以例如参考图4所描述的电路来执行。图5A列出了在时间＝0到时间＝5的时间接收的地址向量以及它们的对应的有效性指示符，由此，时间间隔能够是例如一个时钟周期或其倍数。图5B到G示出了每一个时间步处的出现加掩或检查器、缓冲区、有效性指示符、掩码的状态。
在每个时间处，新地址向量(“向量”)的数值以及与之对应的有效性指示符(“有效”)被接收。在如图5B中所示的步骤102中，存储有效(步骤102a)和地址向量值(步骤102b)，例如，分别将其加载到第一有效性缓冲区8和第一地址缓冲区10中。如上所述的，这些对应于输入到缓冲区10的P个数值以及输入到缓冲区8中的用于这些P个数值的对应的有效性信息。还将对应的数据存储在存储器中。第一到第P个(例如，如果向量中的元素数量为8，则为第八个)出现加掩或检验器(第X个Occ)突出第一比特等于用于输入比特地址向量的有效元素的布尔值，其在这一情况下为“1”。然后，在这一比特置于其输出比特地址向量中，即，每个有效比特。
1-热比特向量是其中一个比特精确地等于标识其是有效的布尔值(例如，“1”)的比特向量。例如，图4中示出的多路复用器元件“1-热多路复用器”使用1-热比特向量来选择其输入中的一个。将例如是出现检验器(第X个Occ)的逻辑元件“出现加掩”的输出一起相或成单P比特掩码并且输出例如到逻辑元件“加掩”。这一掩码与例如是在相同周期的第一有效性缓冲区8中的新存储的地址向量的有效元素相异或，并且将这些存储在例如第二有效性缓冲区12中。将1-热多路复用器的所有的1-热匹配输出一起连接并且形成到加掩9的反馈信号，如图5B和C上的步骤104所示。加掩9与相同周期的第一有效性缓冲区8中的新地址向量的有效元素的异或被生成并存储在例如是第二有效性缓冲区12中。如在图5B和C上的步骤106所示的，在每个周期的末尾，将例如在第一地址缓冲区10中所存储的有效地址向量元素传递并存储到例如到第二地址缓冲区14中。如图5B和C中所示，初始地接受反馈信号。
这点的效果是将已经存储在例如第一有效性缓冲区8中但还没有传递到目标向量缓冲区20的任意有效元素存储在例如第二有效性缓冲区12中，以用于下一周期中的传递。这在图5C中示出，其中已经获得了8个有效向量元素，也就是a1、a3、a4、a5、a7、b0、b1、b3并且在图5C中这些是“输出”。反馈信号均为“1”＝有效。分别将来自所存储的第一和第二地址向量的有效元素传递到目标地址向量缓冲区20和有效性缓冲区22。但是向量元素b5是有效的(图5B中加掩有效为00000001)，但是如在图5D中的步骤108所示的，需要将其传递到下一周期。
将1-热多路复用器的所有的1-热匹配输出一起相与并且产生发送到有效性缓冲区22的一个比特有效信号。
每当将有效性缓冲区22设置成用于缓冲区20中的地址向量的完整有效性的布尔值时，将多路复用器11和13设置成接受新地址向量。这在图5C、5D和5G中示出，其中，输出的有效性为“1”并且反馈信号为全“1”。以步骤110和112传递新向量(图5G中未示出)。
每当将有效性缓冲区22设置成用于缓冲区20中的地址向量的无效性的布尔值时，将多路复用器11和13设置成接收反馈信号。这在图5B、E和F中示出，其中，输出的有效性是“0”并且在步骤104、114、116中传递反馈信号。
能够在硬件电路中、和/或某些部件能够以任意计算机语言在软件中实现根据诸如是能够在交织、重排和加扰处理中发现的具体置换的例如用于数据块重排序中的应用的地址向量匹配，该软件由传统的处理硬件来运行，诸如，例如，通用目的微处理器、或特定用途集成电路。
例如，可以根据本发明的实施例来实现例如用于根据具体置换的数据块重排序中的应用的地址向量匹配为硬件、计算机软件、或两者的组合，该具体置换诸如能够在交织、重排和加扰处理中发现。这样的系统可以包括通用目的处理器、嵌入式处理器、特定用途集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件、或设计成执行这里描述的功能的任意组合。还可以将处理器实现成计算设备的组合，例如，FPGA和微处理器的组合、多个微处理器、结合FPGA的一个或多个微处理器、或者任意其它这样的配置。
还可以在处理器系统上实现本发明的实施例。处理系统可以包括计算设备或处理引擎，例如，微处理器。可以将根据本发明的实施例的或者要求保护的以上描述的任意方法实现在处理系统40中，诸如图6中所示。图6示出了处理系统40的一个配置，该处理系统40包括耦合到存储器子系统42的至少一个可定制的或可编程的处理器41，该存储器子系统42包括例如是RAM、ROM等等的存储器的至少一种形式。将注意到处理器41或多个处理器可以是通用目的或者特定目的处理器，并且可以是用于设备中的包含物，例如，具有执行其它功能的其它组件的芯片。因而，能够将根据本发明的实施例的方法的一个或多个方面实现在数字电子电路中、或者在计算机硬件、固件、软件中、或者它们的组合中。处理系统可以包括具有至少一个盘驱动和/或CD-ROM驱动和/或DVD驱动的存储子系统43。在某些实现中，可以包括显示系统、键盘、以及定点设备，作为用户接口子系统44的一部分，以提供用户用于人工地输入信息，诸如参数数值。包括了用于输入和输出诸如是地址向量和有效性数据的端口。可以包括诸如是网络连接、到各种设备的接口等等的更多元件，但是未在图6中示出。可以以各种方式耦合处理系统40的各种元件，包括经由总线子系统45，为了简洁，在图6中示为单总线，但是那些本领域技术人员将理解到包括至少一条总线的系统。存储器子系统42的存储器可以在某些时候保持一组指令的部分或全部(任一情况下，如46所示)，当在处理系统40上执行时，该组指令实现这里描述的方法实施例的步骤。
本发明的实施例还包括计算机程序产品，当在诸如是处理引擎的计算设备上执行时，其提供了根据本发明的任意方法的功能性。当在处理引擎上执行时，根据本发明的软件能够包含代码段，该代码段执行处理对于包含待重排序的数据的存储器进行寻址使用的地址的方法。可以适用软件，使得当在处理引擎上执行时，存储第一至少部分地址向量和指示该第一至少部分地址向量的哪些元素是有效的第一有效性信息。软件可以适于允许接收包括第二至少部分地址向量的地址向量序列和指示该第二至少部分地址向量的哪些向量元素是有效的第二有效性信息。
软件可适于允许从第一和第二至少部分地址向量传递多个有效向量元素到目标地址向量，同时通过存储还没有传递的该第二至少部分地址向量的任意有效向量元素来替代所存储的该第一至少部分地址向量，作为该第一至少部分地址向量。如果目标地址向量的所有的向量元素是有效的，则软件可以适于允许输出目标向量。
软件可以适于允许传递来自该第一至少部分地址向量的所有的有效元素，同时传递来自该第二至少部分地址向量的至少某些有效元素。
软件可以适于允许每时钟周期接收一个第二至少部分地址向量以及指示该第二部分地址向量的哪些向量元素是有效的其有效性信息。
软件可以适于允许直接地或间接地将用于待传递到输出向量的地址向量元素的该第一和第二部分地址向量的有效性信息一起相或成单掩码并且将单掩码与第二地址向量的有效性信息相异或并且适于将结果存储为下一周期中用于第一地址向量的有效性信息。如果向量中有P个元素，则掩码为P比特掩码。
在间接或的本发明的具体实施例中，软件可以适于允许用于待传递到输出向量的地址向量元素的该第一和第二至少部分地址向量的有效性信息为从逻辑元件输出的有效性信息，该逻辑元件诸如出现检验器。由此，一起相或成单比特掩码的是出现检验器的输出。这些出现检验器使用该第一和第二至少部分地址向量的有效性信息作为输入。
软件可以适于允许如果目标地址向量的所有的向量元素是有效的，则将该第二至少部分地址向量的向量元素存储为用于下一周期的该第一至少部分地址向量。
软件可以适于允许如果目标地址向量的所有的向量元素是无效的，则使用P比特掩码来选择存储为用于下一周期的第一地址向量的该第二至少部分地址向量的向量元素。
软件可以适于允许将用于待传递到目标地址向量的向量元素的该第一和第二至少部分地址向量的有效性信息一起相与并且存储为目标地址向量的有效性信息。
可以适用软件，使得将待重排序的数据重排序成特定置换。
能够将这样的计算机程序产品切实地嵌入到携带用于由可编程处理器执行的机器可读代码的载体媒介。因而，本发明涉及携带计算机程序产品的载体媒介，当在计算模块上执行时，提供用于执行如上所述的任意方法的指令。术语“载体媒介”指参与提供指令给处理器以用于执行的任意媒介。这样的媒介可以采用众多形式，包括但不限于，非易失媒介以及传输媒介。非易失媒介包括，例如，光或磁盘，诸如是大容量存储器的一部分的存储设备。计算机可读媒介的通常形式包括CD-ROM、DVD、柔性盘或软盘、磁带、存储器芯片或磁带盒或者计算机能够从中读取的任意其它媒介形式。在携带一个或多个指令的一个或多个序列给处理器用于执行中，可以涉及各种形式的计算机可读媒介。还能够经由网络中的载波来发送计算机程序产品，该网络诸如是LAN、WAN或因特网。传输媒介能够采用声或光波的形式，诸如在无线电波或红外数据通信期间生成的那些。传输媒介包括同轴电缆、铜线和光纤，包括计算机里的总线的线路。
由此，本发明的实施例还提供了包括计算机可读媒介的计算机程序产品，具有在其上的包括程序指令的计算机程序，计算机程序可加载到数据处理单元并且适于引起数据处理单元执行根据如上所述的本发明的任意方法，计算机程序由数据处理单元运行。
本发明的实施例还提供了适于对于包含待重排序的数据的存储器进行寻址的装置，该装置包括适于提供至少部分地址向量的地址生成器；以及能够执行本发明的任意方法的逻辑电路或数据处理单元。
本发明的实施例还提供了诸如是无线电信设备的电信设备，包括以上装置以及例如适于含有待重排序数据的存储器。电信设备可以是接收机、发送机或收发机。接收机可以包括天线、通常包括滤波器和下变频器的射频前端、模拟到数字转换器、定时和频率同步单元、用于任意频率和/或定时偏移的纠正单元、信道纠正单元、按照本发明的任意实施例的解交织器、以及译码器。发送机可以包括天线、通常包括功率放大器的射频前端、滤波器和上变频器、数字到模拟转换器、定时和频率同步单元5、用于任意频率和/或定时偏移的纠正单元、信道编码单元、按照本发明的任意实施例的交织器、以及编码器，例如，源编码器。
虽然在附图以及之前的描述中已经具体说明和描述了发明，但是将把这样的说明和描述认为是说明性的或示例性的而非限制性的；发明不限于公开的实施例。

Claims (14)

1.一种用于对包含待重排序的数据的存储器进行寻址的地址处理方法，该方法包括：
存储第一至少部分地址向量以及指示该第一至少部分地址向量中哪些元素是有效的第一有效性信息，
接收包括第二至少部分地址向量的地址向量序列以及指示该第二至少部分地址向量的哪些向量元素是有效的第二有效性信息，
从该第一和第二至少部分地址向量传递多个有效向量元素到目标地址向量，同时通过存储还没有传递的该第二至少部分地址向量的任意有效向量元素来替换所存储的该第一至少部分地址向量，作为该第一至少部分地址向量，以及
如果目标向量的所有向量元素是有效的，则输出目标向量，
其中，至少部分地址向量中的向量元素为部分或全部有效。
2.根据权利要求1所述的方法，其中，传递来自该第一至少部分地址向量的所有有效元素，并且传递来自该第二至少部分地址向量的至少某些有效元素。
3.根据权利要求1或2所述的方法，其中，每时钟周期接收一个第二至少部分地址向量以及指示该第二至少部分地址向量的哪些向量元素是有效的其有效性信息。
4.根据权利要求3所述的方法，其中，直接或间接地将用于待传递到输出向量的地址向量元素的该第一和第二至少部分地址向量的有效性信息一起相或成单掩码并且将该单掩码与该第二至少部分地址向量的有效性信息相异或，并且将结果存储为下一周期的用于该第一至少部分地址向量的有效性信息。
5.根据权利要求4所述的方法，其中，如果目标地址向量的所有向量元素是有效的，则将该第二至少部分地址向量的向量元素存储为用于下一周期的该第一至少部分地址向量。
6.根据权利要求4所述的方法，其中，如果目标地址向量的所有向量元素是无效的，则将单掩码用于选择存储为用于下一周期的该第一至少部分地址向量的该第二至少部分地址向量的向量元素。
7.根据权利要求6所述的方法，其中，将用于待传递到目标地址向量的向量元素的该第一和第二至少部分地址向量的有效性信息一起相与并且存储为目标地址向量的有效性信息。
8.一种适于对包含待重排序的数据的存储器进行寻址的地址处理的逻辑电路，该电路包括：
第一和第二缓冲区，其适于分别地存储第一至少部分地址向量以及第一有效性信息，所述第一有效性信息指示该第一至少部分地址向量中的哪些元素为有效的，
第三和第四缓冲区，其适于分别地存储第二至少部分地址向量以及第二有效性信息，所述第二有效性信息指示该第二至少部分地址向量中的哪些向量元素为有效的，
路由单元，其适于从该第一和第三缓冲区传递多个有效的向量元素到适于存储目标地址向量的第五缓冲区，同时在第三缓冲区中存储还没有传递的来自第一缓冲区的任意有效的地址向量元素，
其中，至少部分地址向量中的向量元素为部分或全部有效。
9.根据权利要求8所述的逻辑电路，其中逻辑电路适于每时钟周期接收一个至少部分地址向量，以及指示该一个至少部分地址向量中哪些向量元素是有效的其有效性信息。
10.根据权利要求9所述的逻辑电路，其中逻辑电路适于直接地或间接地将用于待传递到输出向量的向量元素的该第一和第二至少部分地址向量的有效性信息一起相或成掩码并且适于将单掩码与该第二至少部分地址向量的有效性信息相异或并且适于将结果存储在第二缓冲区，作为用于下一周期中该第一至少部分地址向量的有效性信息。
11.根据权利要求9或10所述的逻辑电路，其中逻辑电路适于，如果目标地址向量的所有向量元素是有效的，在第一缓冲区中存储该第二至少部分地址向量的向量元素，作为用于下一周期中该第一至少部分地址向量，或者
其中逻辑电路适于，如果目标地址向量的所有向量元素是无效的，则使用单掩码来选择该第二至少部分地址向量的向量元素并且将它们存储在第一缓冲区中，作为用于下一周期中该第一至少部分地址向量。
12.根据权利要求9所述的逻辑电路，其中路由单元适于将用于待传递到目标地址向量的向量元素的该第一和第二至少部分地址向量的有效性信息一起相与，并且适于在第六缓冲区中将这些存储为目标地址向量的有效性信息，以及/或
其中，路由单元适于传递来自该第一至少部分地址向量的所有有效元素并且适于传递来自该第二至少部分地址向量的至少某些有效元素。
13.一种适于对包含待重排序的数据的存储器进行寻址的装置，该装置包括：
地址生成器，其适于提供至少部分地址向量；
根据权利要求8-12中的任一所述的逻辑电路。
14.一种无线通信设备，包括权利要求13所述的装置以及适于包含待重排序的数据的存储器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9405538B2 (en) * 2012-12-28 2016-08-02 Intel Corporation Functional unit having tree structure to support vector sorting algorithm and other algorithms
US10879936B2 (en) * 2018-08-23 2020-12-29 Keysight Technologies, Inc. Methods, systems, and computer readable media for de-interleaving data in a communication system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0282070A2 (en) * 1987-03-13 1988-09-14 Fujitsu Limited Vector access to memories
CN1595910A (zh) * 2004-06-25 2005-03-16 中国科学院计算技术研究所 一种网络处理器的数据包接收接口部件及其存储管理方法
CN1914869A (zh) * 2004-06-16 2007-02-14 Lg电子株式会社 用于处理无线协议层的数据单元的系统
CN101043284A (zh) * 2007-04-10 2007-09-26 中兴通讯股份有限公司 一种宽带码分多址系统中turbo编码器内的交织器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5226135A (en) 1987-09-25 1993-07-06 Hitachi, Ltd. Method for sorting vector data on the basis of partial vectors and vector processor
US5822557A (en) * 1991-12-27 1998-10-13 Fujitsu Limited Pipelined data processing device having improved hardware control over an arithmetic operations unit
US6434587B1 (en) 1999-06-14 2002-08-13 Intel Corporation Fast 16-B early termination implementation for 32-B multiply-accumulate unit
US7116663B2 (en) 2001-07-20 2006-10-03 Pmc-Sierra Ltd. Multi-field classification using enhanced masked matching
ATE494582T1 (de) * 2006-05-16 2011-01-15 Nxp Bv Speicherarchitektur
CN102067064B (zh) 2008-02-25 2014-02-19 意法爱立信有限公司 具有可调节的性能水平的数据处理装置及其操作方法
CN102037514A (zh) 2008-05-21 2011-04-27 Nxp股份有限公司 包括重排网络的数据处理系统
CN102037652A (zh) 2008-05-21 2011-04-27 Nxp股份有限公司 包括存储器组的数据处理系统和数据重排
US8209525B2 (en) 2008-08-15 2012-06-26 Apple Inc. Method and apparatus for executing program code

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0282070A2 (en) * 1987-03-13 1988-09-14 Fujitsu Limited Vector access to memories
CN1914869A (zh) * 2004-06-16 2007-02-14 Lg电子株式会社 用于处理无线协议层的数据单元的系统
CN1595910A (zh) * 2004-06-25 2005-03-16 中国科学院计算技术研究所 一种网络处理器的数据包接收接口部件及其存储管理方法
CN101043284A (zh) * 2007-04-10 2007-09-26 中兴通讯股份有限公司 一种宽带码分多址系统中turbo编码器内的交织器

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