CN101000918A - 一种具有近端写入的磁性存储器件的结构及其方法 - Google Patents

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Abstract

本发明涉及一种磁性随机存取存储(MRAM)器件，其包括多个磁性随机存取存储结构，每一磁性随机存取存储结构包括邻近于高磁导率导线的磁阻性存储单元、以及用以存取此磁阻性存储单元而进行读取与写入操作的单一晶体管。此高磁导率导线用作读取与写入操作的电流路径，进而减少金属位线的数目。

Description

一种具有近端写入的磁性存储器件的结构及其方法
本发明涉及共同未决的美国专利申请No.11/255,606、其发明名称为“A Magnetic Memory Device and Methods for Making a MagneticMemory Device”，其申请日为2005/10/21；美国专利申请No.11/281,658号、其发明名称为“Systems and Methods for Reading andWriting a Magnetic Memory Device”，其申请日为2005/11/27；美国专利申请No.11/281,027号、其发明名称为“Systems and Methods for aMagnetic Memory Device That Includes a Single Word Line Transistor”；以及美国专利申请No.11/281,018号、其发明名称为“Systems andMethods for a Magnetic Memory Device Comprising Two Word LineTransistor”其申请日为2005/11/17。上述各申请均列为本申请的参考。
技术领域
本发明一般涉及用作电脑主要储存器的存储器件，并特别涉及使用磁性存储器件作为独立存储单元的存储阵列。
背景技术
用作为电脑主要存储器的存储单元，其理想特征为高速、低耗电、非易失性、以及低成本。低成本以简单工艺与小表面积而实现。动态随机存取存储器非常快速并消耗少量能源，但每秒必须更新许多次，且需要复杂的结构以在每一存储单元中加入电容。闪速型电可擦除/编程只读存储体(EEPROM)存储单元为非易失性的、具有低感测能量、且可构造为单一器件，但需要数微秒以写入以及数毫秒以清除，使其由于速度太慢而无法应用于许多领域，特别是作为电脑主存储器。传统的半导体存储单元如：动态随机存取存储器(DRAM)、只读存储器(ROM)、以及电可擦除/编程只读存储器(EEPROM)等，在其存储单元的水平平面形成有电流，因此其所占用的总面积为基本存储单元区域加上作为电接触区域的面积总和，因此无法达到理论最小存储单元区域。
与动态随机存取存储体(DRAM)不同的是，利用铁磁性区域的磁化方向以储存信息的磁性存储单元，可以长时间保存所储存的数据，因此为非易失性的。数种利用磁性状态以改变其铁磁性区域附近的材料的电阻值的存储单元，总称为磁阻性(magnetoresistive，MR)存储单元。由多个磁性存储单元所组成的阵列通常称为磁性随机存取存储体(RAM)或是MRAM。
为了商业的实用性，MRAM必须有下列性质：与目前存储体技术相当的存储密度、可因应未来世代而缩小体积、在低电压下操作、低耗能、以及具竞争性的读/写速度。
对于MRAM器件而言，非易失性存储状态的稳定性、读/写循环的可重复性、以及在存储器件与器件间切换场(switching field)的均匀性，为其设计特征中最重要的三个方面。MRAM中的存储状态并非以电力维持，而是以磁矩(magnetic moment)向量的方向来维持。其通过施加磁场并引起在MRAM器件中的磁性材料被磁化为二种可能的存储状态之一，而得以储存数据。其通过感测此MRAM器件在此二种存储状态的电阻值差异，而得以读取数据。通过将电流通过此磁性结构外部的带状线、或通过这些磁性结构本身，而产生用以写入数据的磁场。
随着MRAM器件的横向尺寸逐渐缩小，产生了三个问题。第一，此切换场随着给定形状以及薄膜厚度而增加，因而需要较大的磁场来切换。第二，总切换体积降低，使得逆操作的能障降低。此能障指将磁矩向量从一存储状态切换至另一状态所需要的总能量。此能障将决定在MRAM器件中数据的保存情况以及错误率，并且若此能障太小，可能因为热波动(t超顺磁性)而发生非预期的逆操作。当能障太小时可能发生的一个主要问题在于，欲在阵列中选择性地切换MRAM器件将变得极度困难。选择性可允许切换一器件而不至于不慎切换其他MRAM器件。最后，由于切换场由形状所产生，因此随着MRAM器件尺寸的缩小，切换场也变得对于形状变化更为敏感。由于平板印刷(photolithography)在小尺寸日渐困难，MRAM器件欲维持精准的切换分布也将有其困难。
与公知MRAM器件有关的上述问题会造成其他问题。例如，为了改变此磁性感测器件的状态以编程公知MRAM的器件，需要更高的电流。该高电流产生了数个问题，包括高能耗使得MRAM不适用于许多移动装置的应用。此外，由此电流所产生的磁场通常难以控制，使得串扰问题在横向尺寸日益缩小的MRAM中特别容易发生。
公知MRAM器件的另一个问题为，为了在编程此MRAM器件中的磁性感测器件时所需要产生的电流以及相关磁场，典型地需要二条电流路径。必需包含二条电流路径则限制了MRAM器件缩小的可能性、以及尺寸缩小时的最大可能密度。
发明内容
本发明涉及一种磁性随机存取存储器件，其包括有多个MRAM结构，每一MRAM结构包括有邻近于高磁导率导线的磁阻性存储单元、以及用以存取此磁阻性存储单元的单晶体管以进行读取与写入操作。
本发明的一个目的为，提供的此高磁导率导线用做读取与写入操作的电流路径，进而减少金属位线的数目。
根据本发明的一方面，提供了一种磁性随机存取存储器件，包括：高磁导率导体元件；磁阻性存储单元，其以邻近导体而与该高磁导率导体元件分隔；字线晶体管，其包括栅极、源极区域、以及漏极区域，该源极区域连接至该高磁导率导体元件的一端；字线，其连接至该字线晶体管的栅极；第一位线，其连接至该字线晶体管的漏极区域且垂直于该字线；以及第二位线，其连接至该磁阻性存储单元并平行于该字线。
根据本发明的另一方面，提供了一种用以制造包括有多个字线晶体管以及多个磁阻性存储单元的磁性随机存取存储器件的方法，该方法包括：选择一方向轴；形成多个栅极结构，其平行于该方向轴；图案化源极与漏极接触点的接触点图案，该图案的方向垂直至该方向轴；利用该接触点图案形成源极与漏极接触点；形成源极与漏极区域；以及形成第一位线结构，其垂直于该方向轴。
以下详细说明本发明的结构与方法。本发明内容说明部分的目的并非在于限定本发明。本发明由权利要求书所限定。凡本发明的实施例、特征、观点及优点等将可通过下列说明书、权利要求书及附图获得充分了解。
附图说明
图1示出示例MRAM器件，其包括二个本发明的MRAM结构；
图2示出公知MRAM器件的读取与写入操作；
图3示出依据实施例所实施的MRAM器件中，进行读取存储单元的状态的方式；
图4示出根据实施例的写入操作，其中磁阻性存储单元编程至其两个编程状态之一；
图5示出为写入操作，其中磁阻性存储单元编程至其两个编程状态的另一个；
图6示出图1中根据一实施例的MRAM器件里，用以读取磁阻性存储单元的示例方法；
图7示出图1中根据一实施例的MRAM器件里，用以编程磁阻性存储单元至第一状态的示例方法；
图8示出为图1中根据实施例的MRAM器件里，用以编程磁阻性存储单元至第二状态的示例方法；以及
图9-16示出图1中用以制造根据一实施例的MRAM器件的示例工艺。
主要元件符号说明
100         MRAM器件
102         衬底
104、106    源极区域
108         漏极区域
110、112                     栅极
113、114、116                接触孔
118、120                     字线
122                           氮化硅层
124                           漏极接触点
126                           氧化层
128、130、131                 源极接触点
132、134                      高磁导率导线
136、138                      邻近导体
140、142                      磁阻性存储单元
144、146、148                 通孔
150、152                      位线(BL2)
152                           位线(BL2)
154                           通孔
156、158、160、162、164、166  氧化层
168、170                      晶体管
172、174                      MRAM吉构
180、182、184                 写入电流
186                           介质氧化层
300                           MRAM器件
302                           高磁导率导线
304                           磁阻性存储单元
308                           字线晶体管
310                           感测放大器
312                           参考电流
902                           电流
1002、1102                    写入电流
1200                          MRAM器件
1202、1204                    电流线
1206                          字线晶体管
1208    电流
1210    磁感测器件
1212    感测放大器
具体实施方式
图1为MRAM器件100的示例实施例，其包括有二个根据本发明系统与方法所制成的MRAM结构172、174。显而易见的是，MRAM器件100可包括二个以上的MRAM结构，而图中仅示出二个MRAM结构，仅以方便性为考虑。每一结构172与174分别包括紧邻至相对高磁导率导线132、134的磁阻性存储单元140、142。
通过在高磁导率导线中所产生的磁场而编程如单元140、142的磁阻性存储单元的方法，在共同未决的美国专利申请No.11/255,606中进行了详述。在包括有邻近于高磁导率导线的磁阻性存储单元的MRAM器件中进行读取与写入操作的方法，在共同未决的美国专利申请No.11/281,658中进行了详述。
如申请No.11/281,658中所提及以及如下所详述，高磁导率导线132、134可导通用以产生磁场的电流，这些磁场可用以分别编程磁阻性存储单元140、142至二状态之一。此外，高磁导率导线132、134可分别导通这些用以决定磁阻性存储单元140、142的状态的电流。此种借着高磁导率导线132、134来导通读取与写入电流的方式，与公知器件相比，可在读取与写入操作时使用较低的电流量。此外，在高磁导率导线132、134中的低电流可减低甚至消除在公知MRAM器件中的串扰问题。与公知MRAM器件相比，金属位线的数目也可因而减少，进而允许尺寸的微小化以及密度的增加，甚至降低产品成本。
如申请No.11/281,658中的图12，显示了包括有分离的读取与写入电流路径的公知MRAM器件，因此其需要多条金属位线。申请No.11/281,658中的图12与本发明的图2相同。图2为公知MRAM器件1200的读取与写入操作步骤。为了读取磁感测器件1210的状态，则需要字线晶体管1206以及感测放大器1212。当开启字线晶体管1206时，电流1208往上流经此单元并流经磁感测器件1210，再往下流至电流感测放大器1212，感测放大器用以根据电流1208的数值而决定磁感测器件1210的编程状态。如图所示，读取电流1208的路径，与在电流线1202、1204中的写入电流Ix、Iy不同。此外，为了提供电流1208的电流路径，则在单元1200中需要数层1216、1218、1220、1222以使电流流经晶体管1206并流入感测放大器1212。
此外，为了有效地编程磁感测器件1210的状态，则必须在位线1202、1204中产生数量级介于1mA至10mA的大电流Ix与Iy。相反地，如申请No.11/281,658中的图9-11所示，根据该申请所提出的系统与方法所制成的MRAM器件，可使用单一高磁导率导线以读取与写入该磁阻性存储单元的状态，而与公知MRAM器件相比，可减少金属导线的数目。
申请No.11/281,658中的图9-11与本申请中的图3-5相同。图3为在依据本发明的系统与方法的MRAM器件300中，用以读取磁阻性存储单元304的方式。其中BL2为一般金属位线，连接感测放大器310与磁阻性存储单元304；而BL1为连接磁导率导线302与周边电路电流源晶体管的导体位线。在此，可施加开启电压至字线晶体管308的栅极，例如1.6V的开启电压。接着则可施加电压差至高磁导率导线302以及磁阻性存储单元304。此将引起电流902流经字线晶体管308而流入高磁导率导线302、接着往上流入磁阻性存储单元304中，如图所示。此电流可接着流经BL2而流入感测放大器310，此感测放大器则用以感测磁感测器件304的状态。感测放大器310用以比较BL2中的电流与参考电流312。通过感测BL2上的电流与参考电流312间的不同，感测放大器310则可辨别磁阻性存储单元304的逻辑状态。在此读取操作中BL1可仅浮接。
图4为根据本发明系统与方法的实施例中，将磁阻性存储单元304编程至其二编程状态之一的写入操作。图中，如1.6伏特的开启电压施加至字线晶体管308以将之开启。接着则经由BL1施加电压差至高磁导率导线302的另一端。此将引起写入电流1002从BL1流经高磁导率导线302而流至字线晶体管308。电流1002将产生足够强度的磁场以克服磁性存储单元304的能障，并因此切换磁性存储单元304的磁矩向量。例如，在一实施例中，在高磁导率导线302中生成有50mA的电流1002。BL2在此操作中可仅浮接。
图5为将磁阻性存储单元304编程至另一状态的写入操作。其中此操作类似于图4中所描述的操作；然而，经由BL1而施加至磁性金属层302的另一端的电压差，可与在图4所述步骤中所施加的电压差为相反极性。此将使得写入电流1102在高磁导率导线302中以相反方向流动，切换磁阻性存储单元304的磁矩向量并编程磁阻性存储单元304至另一状态。BL2在此操作中可仅浮接。相同地，在一实施例中产生有50mA的电流1102，以将磁阻性存储单元304编程至另一状态。
如上所述，不仅MRAM器件300只包括单一电源线302而不需要分离的读取与写入路径，同时可降低在此单元中由分离的读取与写入路径所带来的复杂性。
如同图3中的器件200，MRAM器件100可包括二个MRAM结构172、174，其分别包括以邻近导体136、138而与高磁导率导线132、134分隔的两个磁阻性存储单元140、142。如以下所解释，磁阻性存储单元140、142可使用与图3-5所示的类似方法而进行读取与写入操作。
高磁导率导线132、134可具有介于10至108的磁导率(μ)。高磁导率导线132、134的电阻率可介于约4μΩ-cm至约108μΩ-cm之间。高磁导率导线132、134可包括介于约10高斯至约2.5特斯拉之间的饱和磁化值。用以形成高磁导率导线132，134的材料可包括至少一结晶态元素。举例而言，高磁导率导线132，134可包括下列元素：镍(Ni)、铁(Fe)、钴(Co)、硼(B)、钼(Mo)、锌(Zn)、铅(Pb)、硅(Si)、碳(C)、氧(O)、以及任何其他可提供上述磁导率与饱和磁化值的材料。
邻近导体136、138可设置为用以连接磁阻性存储单元140、142与高磁导率导线132、134。邻近导体136、138的电阻率可介于2至1010μΩ-cm之间。邻近导体136、138可为金属、导电化合物、半导体材料、或任何具有上述范围的电阻率的其他材料。此材料可包括如铜、氮化钛、氮化钽、硅、钨、银、钌、铱、以及铂等。
磁阻性存储单元140、142可包括单层或多层铁磁/反铁磁器件。此磁阻性存储单元可包括如磁穿隧结(MTJ)器件、巨磁阻(GMR)器件、超巨磁阻(CMR)器件、各向异性磁阻(AMR)器件、磁光(MO)器件、或磁碟。例如，磁阻性存储单元140、142可包括磁穿隧结器件，其包括有铁磁层、绝缘层、另一铁磁层、以及反铁磁层。或者，磁阻性存储单元140、142可包括磁穿隧结器件，其包括有铁磁层、绝缘层、另一铁磁层，或者磁穿隧结器件，其包括有反铁磁层、铁磁层、绝缘层、以及另一铁磁层。
在另一实施例中，磁阻性存储单元140、142可包括巨磁阻器件，其包括铁磁层、薄导电层、另一铁磁层、以及反铁磁层。或者，可与本发明的系统与方法共同使用的巨磁阻器件，可包括铁磁层、薄导电层、另一铁磁层，或反铁磁层、铁磁层、薄导电层、以及另一铁磁层。
或者，可使用包括有以锰为基础的至少二元素化合物，例如锶锰氧化物(LaSrMnO)、镨钙锰氧化物(PrCaMnO)、镧钙锰氧化物(LaCaMnO)等，作为磁阻性存储单元140、142。在另一实施例中，可使用各向异性磁阻器件、磁光器件、或磁碟，其包括有3d的过渡铁磁元素、或与其他元素的合金等，作为磁感测器件104。
上述各不同实施例中所提及的这些铁磁层，可包括3d过渡铁磁元素或与其他元素的合金，例如铜铁、镍铁、钴铁硼、铁、钴等。上述所提及的反铁磁层可包括过渡反铁磁元素或与其他元素的合金，例如铁锰、铱锰、镍氧、铂锰、镍锰、钴氧等。其他上述所提及的反铁磁层可包括铁磁反层其包括或不包括反铁磁材料，例如钴铁/钌/钴铁、钴铁/钌/钴铁/铱锰等。上述所提及的绝缘层可包括如氧化铝、氧化镁等材料，且上述提及的这些薄导电层可包括如铜、银、铬、钌、铱等材料。
应该了解的是，上述所提及的器件、各层、以及材料仅作为举例之用，不应被视作将本文所述的系统与方法限制于任何特定器件结构及/或材料中。此外，此高磁导率导电元件或导线，可包括非环形的截面。此可允许磁场从此高磁导率器件的侧通过至另一侧。举例而言，此截面区域可为多角形。
此磁阻性存储单元可位于此高磁导率导线的相邻二角落或左右边缘间。
图3-5说明利用单一高磁导率导线做为共用的读取与写入路径，以读取与写入磁阻性存储单元的方式。共同未决的美国专利申请No.11/281,027，说明了在磁阻性存储单元下利用单一晶体管以及二极管以进行读取与写入这些单元的MRAM器件的构造方式，此构造方式可允许器件以较少的金属位线构造。此结构可使得MRAM器件成本降低，并具有可调整的写入效能，使得MRAM器件的尺寸得以缩小且其密度得以提高。此外，可使用非常微小的电流以进行读取与写入操作，而适用于移动装置应用，并如上所述可消除串扰问题。
MRAM器件100还使用单一晶体管以读取并写入至磁阻性存储单元140、142，并因此可提供相同的优点；然而，在器件100中，并不需要在磁阻性存储单元下设置二极管，因而可更进一步缩小器件的尺寸、以及提升器件的密度。事实上，使用本发明所述的系统与方法，特征尺寸可缩减至将近10F2(F为特征尺寸)。器件密度越高、尺寸越小、电流越低，则使得器件100可理想地应用于移动产品中。
MRAM器件100包括衬底102，而此衬底上则形成有源极区域104、106以及漏极区域108等离子布植区域。源极区域104以及漏极区域108则形成晶体管168的源极与漏极。相似地，源极区域106与漏极区域108构成晶体管170的源极与漏极区域。接着，可沉积栅极110、112于衬底102上，并覆盖源极区域104才对、106以及漏极区域108，如图所示。接着则分别形成字线118、120于栅极110、112之上。
接着则形成源极接触点130，并经由接触孔113而连接至源极区域106。相似地，形成源极接触点128并使之通过接触孔116而连接至源极区域104。同样地可形成漏极接触点124并经由接触孔114而连接至漏极区域108。
介质或氧化层126可接着沉积于字线118、120以及漏极接触点124之上，如图所示。接着可形成金属位线(BL1)132，并连接至漏极接触点124，如图所示。接着在氧化层126上形成高磁导率导线132、134，并使其分别连接至源极接触点130、128。
邻近导体136、138可接着形成于高磁导率导线132、134之上。磁阻性存储单元140、142可接着分别形成于邻近导体136、138之上。在介质层或氧化层158、164、166中则接着可形成通孔144、146、148。通孔144、146、148可称为第一通孔。接着可形成位线(BL2)150、152，并使其经由通孔148、144而分别连接至磁阻性存储单元140、142。
通孔154可接着形成于介质或氧化层166与164中。通孔154可称为第二通孔。位线(BL3)156可接着形成于氧化层166与164之上，并经由通孔154、146而分别连接至高磁导率导线132与134。
位线131、150、152、156以及字线118、120可接着用以存取适当的磁阻性单元，以读取及/或写入磁阻性存储单元的状态。图6-8示出了用以读取并写入磁阻性存储单元142状态的方法。显而易见的是，类似方法可用以读取并写入磁阻性存储单元140以及其他在器件100中所包含的磁阻性存储单元。
图6为读取根据本发明系统与方法的实施例的磁阻性存储单元142状态的示例方法。首先，施加读取电压至字线118。此所施加至字线118的读取电压需高于晶体管170的开启门限电压。举例而言，在一实施例中，可施加约为1.5V的读取电压至位线118。接着可施加电压差至位线131与位线152之间。举例而言，在一实施例中，施加约为0.7V的电压差于位线131与位线152之间。
在位线131与152间的电压差，将会使得感测电流180从位线152流经磁阻性存储单元142，并经由邻近导体138流入高磁导率导线134。电流180接着往下经由源极接触点130以及接触孔113而流至源极区域106。由于晶体管170经由施加至字线118的电压开启，电流180则会接着从源极区域106流至漏极区域108，并往上经由接触孔114而流至漏极接触点124。电流180接着将流出位线131，而可利用如感测放大器进行感测。
在图6所示的操作中，字线120可维持于0伏特或微小的负电压。举例而言，在一实施例中，磁阻性存储单元142进行读取操作时，施加约-1伏特的电压至字线。此外，位线156在读取操作进行时可为浮接状态。
需注意的是，由于位线150、152与位线156间垂直的相对关系，与其他如MRAM结构172的MRAM结构相比，应可大幅降低磁阻性存储单元142在读取操作时所产生的串扰。
图7为依据本发明的系统与方法的实施例，用以将磁阻性存储单元编程至第一状态的示例方法。如同图6中的步骤，可通过先施加写入电压至字线118而写入至磁阻性存储单元142。此写入电压应足以高过晶体管170的开启门限电压。
举例而言，在一实施例中，施加约1.5伏特的写入电压至字线118。接着可施加电压差至位线156与位线131之间。举例而言，在一实施例中，施加约为1伏特的电压差至位线156与位线131之间。此电压差将引起写入电流182从位线156流经通孔154、146而流至高磁导率导线134。电流182可接着往下经由源极接触点130以及接触孔113而流至源极区域106。由于晶体管170已开启，电流将从源极区域106流至漏极区域108，并往上经由接触孔114而流至漏极接触点124。电流182将接着流出位线131，如图所示。留在高磁导率导线134中的电流182将产生磁场，其强度足以克服磁阻性存储单元142的能障，进而致使磁阻性存储单元142的磁矩向量切换至适当状态。
在图7所示写入操作进行中时，字线120可维持于0伏特或微小的负电压状态。举例而言，在一实施例中，写入操作进行时施加约-1伏特至字线120。此外，在写入操作中，位线150，152可仅为浮接状态。
图8为依据本发明系统与方法的实施例，其示出将磁阻性存储单元142写入至另一状态的示例方法。如同图7所示的步骤，可施加足以克服晶体管170的开启门限电压的写入电压至字线118。举例而言，在一实施例中，施加约1.5伏特的写入电压至字线118。接着可施加电压差至位线156与位线131之间。在此例中，此电压差的极性与图7中所施加的电压差相反。
因此，在一实施例中，施加约为-1伏特的电压差至位线156与位线131之间。此电压差将引起写入电流184从位线131流经漏极接触点124以及接触孔114而流至漏极区域108。由于晶体管170已开启，电流184将从漏极区域108流至源极区域106，并往上经由接触孔113与源极接触点130而流至高磁导率导线134。电流184接着从高磁导率导线134经由通孔146与154而流至位线156。同样地，留在高磁导率导线134中的电流184将产足以致使磁阻性存储单元142的磁矩向量从前一状态切换至另一状态。
字线120维持于0伏特或如-1伏特的微小负电压。位线150、152在此操作进行时可为浮接。
因此，可以理解的是，可使用单一晶体管以读取并写入磁阻性存储单元142的状态。甚者，可使用单一导线134以编程磁阻性存储单元142的状态。此将可允许高密度的MRAM器件利用低电流进行读取与写入。
图9图16为根据本发明的系统与方法的实施例，其示出制造MRAM器件100的示例工艺。图9为在制造MRAM器件100时，所形成的初始层的横截面以及对应的顶视图。如图所示，字线或栅极结构118、120可形成于衬底102上。首先，先选定一方向轴以形成栅极结构118、120。举例而言，在图9所述的实施例中，Y轴被选定为栅极结构118、120的方向轴。栅极结构118、120可通过公知的半导体工艺而形成。举例而言，可形成以金属硅化物进行n+或p+掺杂的多晶硅材料于衬底102上。此金属硅化物可举例如，钨硅化物(WSix)、钛硅化物(TiSix)、钴硅化物(CoSix)、镍硅化物(NiSix)等。
根据此实施例，可选择使用或不使用介质硬掩模以形成字线的图案。此外，可在包括有字线118与120的多晶硅材料之间，分别形成有栅极氧化物110与112。栅极氧化物110与112的厚度可为约15nm以下。
接着可沉积氮化硅层122于该金属硅化物之上，或沉积于该介质硬掩模之上。接着可再次沉积氮化硅衬垫以形成原形氮化硅薄膜。此氮化硅层可用作为后续进行的接触点蚀刻工艺的停止层。根据此实施例，氮化硅层122的厚度介于约20nm至约200nm之间。
接着可沉积如高密度等离子体(HDP)、硼磷掺杂玻璃(BPSG)的介质氧化层186于此结构上。介质氧化层186接着可进行化学机械研磨(CMP)工艺。此CMP工艺可停止于氮化硅层122的表面。
接着可使用线型的平板印刷蚀刻(例如对准于X轴)以形成接触孔掩模，以安排形成接触孔区域。
图10为接触孔113、114、116、以及源极区域104、106、以及漏极区域108的形成步骤的侧视与顶视图。其使用氧化物蚀刻速率对氮化硅蚀刻速率的高选择性接触孔蚀刻，形成接触孔113、114、116。在特定实施例中，接触点蚀刻以反应性离子蚀刻技术进行，其使用C4F8、Ar、O2、CF4、及/或C4F6、以及许多可使用的化合物。根据这些接触孔的图案，可使用能量约为5keV至约30keV之间、大角度范围的n+砷、磷、氮气等植入工艺，而形成埋藏的扩散源极/漏极区域。接着可使用温度介于900℃至1200℃的高温退火工艺，以活化此埋藏的扩散植入区域，而形成晶体管168、170的源极/漏极区域。
针对区域113、114、116进行沉积与CMP工艺，可用以形成钨栓塞，即接触。在填入接触之前，可先沉积如钛或氮化钛的粘着层与阻障层。
图11为第一层间介质质(ILD)、漏极接触点、与BL1的形成步骤中，沿着AA’与BB’剖面的横截面图与顶视图。根据此实施例，此第一层间介质质可为在界定接触孔113、114、116的区域表面上所形成的氧化物。此第一层间介质质可同时覆盖氧化层186与氮化硅层122的剩余表面。
接着可在漏极区域108上形成漏极接触点，以连接钨栓塞。根据此实施例，此漏极接触点可为椭圆形。在其他实施例中，此漏极接触点可为方形。在图11的实施例中，在上视图中显示有二个沿着Y轴对准的椭圆形漏极接触点。这些接触点之一，漏极接触点124显示在每个图中做为参考。
在形成漏极接触点之后，可沿着X方向形成金属位线131，并使之与漏极接触点连接。根据此实施例，位线131可包括氮化钛、钨、钛/氮化钛、氮化钽、n+掺杂的多晶硅、或其他导电材料。
在某些实施例中，在位线131上沉积有氮化硅层，或当使用有硬掩模时在位线131的介质硬掩模上沉积有氮化硅层。此步骤类似于形成氮化硅层122。氮化硅衬垫188用作后续的自对准源极接触点蚀刻工艺中的蚀刻停止材料。
图12为第二ILD层与源极接触点的形成步骤的示例工艺。图12为沿着CC’与DD’剖面的顶视图与截面图。此第二ILD层可包括氧化物，并可收敛于与位线131相关的氮化硅衬垫188的表面。接着可形成包括源极接触点130的各源极接触点，使其与连接至正确源极区域(例如源极区域106)的钨栓塞连接。与接触点蚀刻工艺相似的是，此用以形成源极接触点的接触点蚀刻工艺可包括有氧化物蚀刻速率对氮化硅蚀刻速率的高选择性。在本实施例中所使用的方法，可以C4F8、Ar、O2、CF4、C4F6等化合物而进行反应性离子蚀刻。
由于自对准的源极接触，如MRAM结构172的MRAM结构的总尺寸得以缩小。可以了解的是，与位线有关的氮化硅衬垫在此工艺中有所帮助。举例而言，在Y方向，依据本发明系统与方法所形成的MRAM单元的特征尺寸，可低于3F，即源极接触点+位线+漏极接触点的空间。甚者，X方向的特征尺寸可介于6至7F之间。因此，如MRAM结构172的MRAM结构的特征尺寸，可介于9F2至10.5F2之间。如前所述，此缩减的特征尺寸可得到更高的密度以及更小的结构，其可特别适用于移动装置的应用中。
图13为形成高磁导率导线的工艺，例如高磁导率导线132与134。图13为沿着CC’与DD’剖面线的顶视图与截面图。金属导线132，134可沉积于平坦表面上，此平坦表面接着以CMP处理，使得此包括有导线132、134的金属表面也是平坦的。此金属的形状可沿着一端而为椭圆形或方形，并沿着X轴对准，如图13所示。此高磁导率导线的设置，可使其连接至正确的源极接触点。
必须严格遵循例如高磁导率导线之间的最小空间等设计上的限制。举例而言，根据本实施例，在高磁导率导线间的最小空间，可介于30nm全约300nm之间。
图14为如磁阻性存储单元140与142等磁阻性存储单元的形成步骤。根据本实施例，此磁阻性存储单元以及相关的邻近导体(例如邻近导体136与138)，可以岛状同时进行图案化，此岛状的中心则落于接近此平坦高磁导率导线金属表面的中央区域。如上所述此邻近导体用以连接磁阻性存储单元与高磁导率导线。
在磁阻性存储单元以及邻近导体进行图案化之后，可沉积介质层194于磁阻性存储单元之上。
图15为第一通孔的图案以及BL2的图案的形成步骤的示例工艺。图15为沿着CC’剖面线的顶视图与截面图。第一通孔的图案化，使得位于磁阻性存储单元中的通孔、与位于高磁导率导线的边缘的通孔同时地或非同步地形成。在这些通孔以非同步方式形成时的实施例中，位于磁阻性存储单元中的通孔与位于高磁导率导线的边缘的通孔分别图案化。举例而言，可先以约为6至7F的X-间距以及约3F的Y间距，图案化这些位于高磁导率导线的边缘的通孔。位于磁阻性存储单元中的通孔，则可接着以约为3至4F的X-间距以及约为3F的Y-间距进行图案化。
在同时形成该些通孔的实施例中，位于磁阻性存储单元中的通孔、以及位于高磁导率导线中的通孔可同时进行图案化。举例而言，可使用X-间距为每三个通孔内6至7F的双间距、以及约为3F的Y-间距进行图案化。
当形成这些通孔后，可形成经由第一通孔连接至磁阻性存储单元的BL2线。BL2以及第一通孔的形成步骤，使用双镶嵌工艺而将铜或钨同时填入。或者，BL2以及第一通孔的形成步骤，可利用传统的钨栓塞氮化钛/铝铜/氮化钛金属线工艺而进行。
图16为第二通孔图案以及BL3图案的形成步骤。图16为沿着CC’剖面线的顶视图以及截面图。图中显示经由第二通孔以及第一通孔而连接至高磁导率导线的BL3线路。BL3以及第二通孔的形成，可利用双镶嵌工艺而同时填入铜或钨。或者，BL3以及第二通孔的形成，可使用传统的钨栓塞氮化钛/铝铜/氮化钛金属线工艺而进行。
显而易见地，上述工艺的图示以及相关说明，可用以制造包括有任何MRAM结构数目的MRAM器件。此外，此MRAM结构可以任何尺寸形成于阵列中。因此，上述的结构与工艺不应被视为将本发明限制于任何特定实施例、结构、阵列、或每一MRAM器件中的MRAM结构数目。
通过依据本发明系统与方法以形成MRAM单元，MRAM器件则可应用至移动非易失性存储装置中。甚者，这些MRAM器件可提供高可靠度以及高密度。根据本发明系统与方法所形成的MRAM单元，将可以以较低的成本制造各器件，并且对于尺寸的限制更少。
虽然本发明已参照优选实施例加以描述，应该所了解的是，本发明并不受限于其详细描述的内容。替换方式及修改方式已在先前描述中建议，并且其他替换方式及修改方式将为本领域的技术人员可想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的构件结合而实现与本发明实质上相同结果的，皆不脱离本发明的精神范畴。因此，所有这些替换方式及修改方式意欲落在本发明所附的权利要求书及其等价物所界定的范畴中。任何在前文中提及的专利申请以及公开文本，均列为本申请的参考。

Claims (25)

1.一种磁性随机存取存储器件，包括：
高磁导率导体元件；
磁阻性存储单元，其以邻近导体而与该高磁导率导体元件分隔；
字线晶体管，其包括栅极、源极区域、以及漏极区域，该源极区域连接至该高磁导率导体元件的一端；
字线，其连接至该字线晶体管的栅极；
第一位线，其连接至该字线晶体管的漏极区域且垂直于该字线；以及
第二位线，其连接至该磁阻性存储单元并平行于该字线。
2.如权利要求1所述的磁性随机存取存储器件，还包括第三位线，其连接至该高磁导率导体元件的另一端。
3.如权利要求2所述的磁性随机存取存储器件，还包括邻近该第一高磁导率导体元件与连接至该字线晶体管的栅极的字线的第二高磁导率导体元件，其中两个该高磁导率导体元件均连接至该第三位线。
4.如权利要求1所述的磁性随机存取存储器件，其中该字线晶体管用以存取该磁阻性存储单元，以读取与写入该磁阻性存储单元的状态。
5.如权利要求1所述的磁性随机存取存储器件，其中流经该高磁导率导体元件电流，可被用以读取与写入该磁阻性存储单元的状态。
6.如权利要求1所述的磁性随机存取存储器件，其中该高磁导率导体元件包括磁导率介于10至108之间的材料。
7.如权利要求1所述的磁性随机存取存储器件，其中该高磁导率导体元件包括电阻率在操作温度下介于约4μΩ-cm至约108μΩ-cm之间的材料。
8.如权利要求1所述的磁性随机存取存储器件，其中该高磁导率导体元件包括饱和磁化值介于约10高斯至约2.5特斯拉之间的材料。
9.如权利要求1所述的磁性随机存取存储器件，其中该高磁导率元件包括有多角形横截面。
10.如权利要求1所述的磁性随机存取存储器件，其中该磁阻性存储单元位于该高磁导率导体元件的相邻二角落之间的区域中。
11.如权利要求1所述的磁性随机存取存储器件，其中该高磁导率导体元件包括包含下列至少一种的材料：镍、铁、钴、硼、钼、锌、铅、硅、碳、以及氧。
12.如权利要求1所述的磁性随机存取存储器件，其中该磁阻性存储单元包括磁穿隧结器件、巨磁阻器件、超巨磁阻器件、各向异性磁阻器件、磁光器件、或磁碟。
13.如权利要求12所述的磁性随机存取存储器件，其中该磁穿隧结器件包括第一铁磁层、绝缘层、以及第二铁磁层。
14.如权利要求13所述的磁性随机存取存储器件，其中该磁穿隧结器件还包括邻近该第一或第二铁磁层的反铁磁层。
15.如权利要求13所述的磁性随机存取存储器件，其中该磁穿隧结器件的该绝缘层可为氧化铝或氧化镁。
16.如权利要求12所述的磁性随机存取存储器件，其中该巨磁阻器件包括第一铁磁层、薄导电层、以及第二铁磁层。
17.如权利要求16所述的磁性随机存取存储器件，其中该巨磁阻器件还包括邻近该第一或第二铁磁层的反铁磁层。
18.如权利要求1所述的磁性随机存取存储器件，其中该邻近导体的电阻率介于2至1010μΩ-cm之间。
19.如权利要求1所述的磁性随机存取存储器件，其中该邻近导体由包括下列至少一种材料构成：铜、氮化钛、氮化钽、硅、钨、银、钌、铱、以及铂。
20.一种用以制造包括有多个字线晶体管以及多个磁阻性存储单元的磁性随机存取存储器件的方法，该方法包括：
选择一方向轴；
形成多个栅极结构，其平行于该方向轴；
图案化源极与漏极接触点的接触点图案，该图案的方向垂直至该方向轴；
利用该接触点图案形成源极与漏极接触点；
形成源极与漏极区域；以及
形成第一位线结构，其垂直于该方向轴。
21.如权利要求20所述的方法，其中该源极与漏极接触点的形成步骤，包括形成源极与漏极接触孔，且其中使用接触点蚀刻，其包括有氧化物蚀刻速率对氮化硅蚀刻速率的高选择性，以形成该些源极与漏极接触孔。
22.如权利要求21所述的方法，其中该源极与漏极接触孔以反应性离子蚀刻技术形成。
23.如权利要求22所述的方法，其中该反应性离子蚀刻技术使用下列至少一种：C4F8、Ar、O2、CF4、及/或C4F6。
24.如权利要求21所述的方法，其中该漏极接触点为椭圆形且与该方向轴平行。
25.如权利要求20所述的方法，还包括形成多个磁阻性存储单元于该些源极与漏极接触点之上。
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