CN100587844C - 非易失性锁存器及其数据存储方法 - Google Patents

Abstract

一种非易失性锁存器包含用于存储输入数据值的存储器元件。写保护元件耦合到所述存储器元件，以用于利用写保护信号来确保在到达所述锁存器的电源电压损失期间保留由所述存储器元件存储的所述输入数据值。

Description

非易失性锁存器及其数据存储方法

技术领域

本发明涉及一种非易失性锁存器。

背景技术

在用于存储逻辑状态的数字信号处理领域中使用具有触发器的电路。触发器是采用顺序逻辑(也称为双稳态门，即具有两个稳定状态)的电路的常见实例。触发器不确定地维持其状态，直到接收到称为触发的输入脉冲为止。如果接收到触发，那么触发器输出根据已定义的规则而改变其状态，且保持在那些状态直到接收到另一触发为止。因此，其内部包括控制元件和保持元件，所述控制元件获取施加到其输入的逻辑状态并使所述逻辑状态可用于其输出处的估计，所述保持元件维持所设定的状态。触发器电路经互连以形成构成例如存储器芯片和微处理器的数字集成电路(IC)的逻辑门。

触发器包含两个锁存器，且每一锁存器含有存储器元件。图1说明现有技术锁存器100的电路图。电路101展示包括晶体管103、105(PMOS/NMOS P14/N12)的反相器以说明供锁存器100使用的经反相时钟信号(CPN)的产生。在操作中，当时钟信号(CP)处于低状态时，数据输入(D)上的数据传递通过开关110(由晶体管112、114 N0/P0形成)，设定存储节点(S)，传递通过反相器120(由晶体管122、124P10/N8形成)和反相器130(由晶体管132、134 P15/N13形成)，从而导致数据输出(Q)具有与输入D相同的值。因此，锁存器100是透明的，且数据传递通过。当时钟信号CP进入高状态时，输入开关110将不再传递数据，且通过包括反相器120、反相器150(由晶体管152、154P12/N10形成)和开关160(由晶体管162、164 N11/P13形成)的存储器元件140存储数据。以此方式，锁存器被“锁存”，且存储在存储节点上的数据将存在于输出上，而不论数据在输入上如何改变。如果电源电压VDD断开，那么核心中的反相器120、150将失去其功率，且数据丢失。这种易失性可能不合需要。

因此，需要一种非易失性锁存器。本发明解决了这种需要。

发明内容

一种非易失性锁存器包含用于存储输入数据值的存储器元件。写保护元件耦合到所述存储器元件，用于利用写保护信号来确保在到达所述锁存器的电源电压损失期间保留由所述存储器元件存储的输入数据值。

通过本发明，以直接且有效的方式实现了在锁存器中提供非易失性操作的能力。结合以下具体实施方式和附图将更完全地理解本发明各方面的这些和其它优点。

附图说明

图1说明现有技术易失性锁存器的电路图。

图2说明根据本发明的非易失性锁存器的电路图。

图3说明图2的电路的操作实例的模拟信号图。

具体实施方式

本发明涉及一种非易失性锁存器。呈现以下描述以使所属领域的一般技术人员能够制作和使用本发明，且在专利申请案及其要求的上下文中提供以下描述。所属领域的技术人员将容易明了对本文描述的优选实施例和一般原理及特征的各种修改。因此，本发明不希望限于所展示的实施例，而是应符合与本文描述的原理及特征一致的最广泛的范围。

图2说明根据本发明的非易失性锁存器200。在以下论述中，将非易失性锁存器描述为对上文参看图1所呈现的现有技术锁存器的附加，以便突出两者之间的差异。因此，图1和2中以类似方式标记相似的组件。然而应了解，作为附加来呈现非易失性锁存器的意图是说明本发明的各方面，且根据下文提供的描述可将锁存器或触发器单独设计为非易失性的，如所属领域的技术人员所充分了解，这可提供较高的效率。

现参看图2，在操作中，写保护电路210使用写保护(WP)信号来确保锁存器200的非易失性性能。(经反相写保护信号(WPN)的产生经由反相器电路205而发生。)当加电时，WP处于低状态，且非易失性锁存器200如同针对锁存器100所描述的那样运作。当失去功率时，WP改变为高状态，且锁存器200中的数据经由写保护电路210而得以维持，所述写保护电路210在优选实施例中包含耦合到电源电路230的时钟禁用电路220。WP向高状态的改变受到功率管理单元(未图示)的控制。举例来说，如此项技术中所充分了解，当进入断电模式以节省功率时，功率管理单元管理通至处理器核心的功率的断开，同时防止泄漏电流。时钟停止，且WP进入高状态。或者，功率例如因电池失效、因用户更换电池或因主功率失去而失去。外部电容器始终维持一些电荷，以便防止电源下降太快。功率管理单元通过电压降低检测器或复位电路来感测所述下降，并立即停止时钟，迫使WP为高，并断开处理器核心以保存尽可能多的功率。

参照图3中的示范性信号图呈现改变WP信号的信号状态期间电路操作的模拟，其证明写保护电路210确保在电源VDD损失期间维持由锁存器200存储的数据的能力。前6.5us(微秒)展示正常操作。在6.5us时，WP改变为高状态，这经由时钟禁用电路210在锁存器200中在内部禁用时钟，且锁存器200将不再接受任何新数据。同时，存储器元件140将从主电源VDD断开。WP变为经由电源电路230(晶体管P3和P4)由反相器120、150使用的电源(PWR)。由于锁存器200中不再有任何活动，因此没有从WP汲取的有效功率，但存在泄漏电流I(VWP)。因此，可将WP视为正常信号而不是电源总线。在12.5us时断开电源电压VDD(v(vdd！))，但如图所示，通过存储器节点上电压v(xi35.s)的保存，这不会影响存储器元件140。当电源电压失去时，由信号v(q)所示的输出Q转变为低状态并浮动。通常，当电源电压断开时，时钟(v(cp))和数据输入(v(d))将变为低或者浮动，但为了简化，其仍然运行，即对于电源电压断开时数据输入或时钟状态的了解可用于简化锁存器。在20.5us时，再次施加电源电压，但锁存器200仍然不会接受任何新数据。由于是存储的数据，因此输出Q再次变为高，直到电源电压失去为止。在26.5us时，WP变为低，且锁存器200继续进行正常操作。在32.5us时，锁存器200再次被写保护，但现将零存储在锁存器中。

因此，本发明的写保护电路成功地允许锁存器即使在失去电源电压时也可维持其数据。此种非易失性锁存器可用作(例如)触发器中的一个锁存器以实现非易失性触发器。以此方式，从具有较高多样性的组件中获得较高的数据完整性以实现较好性能。

尽管已根据所示的实施例描述了本发明，但所属领域的一般技术人员将容易了解，可能存在对实施例的变化且所述变化将在本发明的精神和范围内。因此，在不脱离所附权利要求书的精神和范围的情况下，所属领域的一般技术人员可做出许多修改。

Claims (14)

1.一种非易失性锁存器，其包括：

存储器元件，其用于存储输入数据值；以及

写保护元件，其耦合到所述存储器元件，所述写保护元件包含电源电路，所述电源电路耦合至时钟禁用电路并利用写保护信号来确保在所述非易失性锁存器的电源电压损失期间保留由所述存储器元件存储的所述输入数据值。

2.根据权利要求1所述的非易失性锁存器，其中当所述写保护信号处于第一状态时，所述电源电路将电源信号提供到所述存储器元件。

3.根据权利要求1所述的非易失性锁存器，其中当所述写保护信号处于所述第一状态时，所述时钟禁用电路在内部禁用时钟信号。

4.根据权利要求3所述的非易失性锁存器，其中当所述写保护信号处于第二状态时，发生常规锁存器操作。

5.根据权利要求4所述的非易失性锁存器，其中当重新获得所述电源电压时，所述写保护信号处于所述第二状态。

6.一种用于在锁存器中实现非易失性数据存储的方法，所述方法包括：

将输入数据值存储在锁存器存储器元件中；以及

利用锁存器写保护元件中的写保护信号来确保在所述锁存器的电源电压损失期间保留由所述存储器元件存储的所述输入数据值，其中所述锁存器存储器元件包括电源电路，所述电源电路耦合至时钟禁用电路。

7.根据权利要求6所述的方法，其进一步包括当所述写保护信号处于第一状态时，将电源信号从所述电源电路提供到所述锁存器存储器元件。

8.根据权利要求6所述的方法，其进一步包括当所述写保护信号处于所述第一状态时，通过所述时钟禁用电路在内部禁用时钟信号。

9.根据权利要求8所述的方法，其进一步包括当重新获得所述电源电压时，继续进行所述写保护信号处于第二状态的常规锁存器操作。

10.一种能够进行非易失性操作的锁存器，所述锁存器包括：

输入元件，其用于接收输入数据值；

存储器元件，其耦合到所述输入元件，以用于存储所述输入数据值；

写保护元件，其耦合到所述存储器元件，所述写保护元件包括耦合到时钟禁用电路的电源电路，且利用写保护信号来确保在所述锁存器的电源电压损失期间保留由所述存储器元件存储的所述输入数据值；以及

输出元件，其耦合到所述存储器元件，以用于输出存储的数据值。

11.根据权利要求10所述的锁存器，其中当所述写保护信号处于第一状态时，所述电源电路将电源信号提供到所述存储器元件。

12.根据权利要求11所述的锁存器，其中当所述写保护信号处于所述第一状态时，所述时钟禁用电路在内部禁用时钟信号。

13.根据权利要求12所述的锁存器，其中当所述写保护信号处于第二状态时发生常规锁存器操作。

14.根据权利要求13所述的锁存器，其中当重新获得所述电源电压时，所述写保护信号转变为所述第二状态。

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