CN100580809C - 静态随机存取存储器单元以及其操作方法 - Google Patents

静态随机存取存储器单元以及其操作方法 Download PDF

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Abstract

本发明揭示一种改良式静态随机存取存储器(SRAM)单元及其操作方法。SRAM单元包括四个原始的晶体管，例如一对传送栅晶体管与一对拉升晶体管。SRAM单元亦包括借由埋藏绝缘层下方的P型阱的接触以形成一对寄生晶体管，而使P型阱为栅控端；因此，上述埋藏绝缘层如同寄生晶体管的栅极绝缘体。本发明提供了多种优于传统技术的益处，包括较小的装置区域。此广为接受的绝缘层上硅工艺技术可被使用于发展SRAM装置。

Description

静态随机存取存储器单元以及其操作方法
技术领域
本发明涉及一种半导体内存装置，尤其涉及一种静态随机存取存储器单元及其操作方法。
背景技术
为了减少需要消耗的电力，将半导体集成电路内存装置做的更小一直是持续努力的方向。半导体内存装置包含有静态随机存取存储器，或称SRAM，以及动态随机存取存储器，或称DRAM。DRAM内存单元仅具有一个晶体管与一个电容器，所以它们提供了高度的集成性。但是DRAM需要持续的更新，DRAM的电力消耗量与缓慢的速度使DRAM被限制使用于计算机主存储器。反言之，SRAM单元具有双稳态性，只要提供适当的电力，SRAM可以持续维持本身的状态。SRAM可以在高速以及低电力消耗的状态下运作，所以计算机高速缓存大量的使用SRAM。其它应用包含有嵌入式内存以及网络设备内存。
一个大家所熟知的SRAM单元传统架构包含有六个MOS晶体管的六晶体管单元(6T)。简言之，6T SRAM单元包含有两个跨接反向器形成锁存电路，即反向器的输出连接于另一者的输入。锁存电路连接于电源和地面之间。每一反向器包含有NMOS拉低晶体管以及PMOS拉升晶体管。反向器的输出为两个储存节点，当其中一个拉低，另外一个就拉升。互补的位线对经由传送栅晶体管对分别耦接于储存节点对。传送栅晶体管的栅控端连接于字线。当字线电压转换至系统高电压，或称Vcc，传送栅晶体管会被开启而允许位线对存取储存节点。当字线电压转换至系统低电压，或称Vss，传送栅晶体管会被关闭且位线和储存节点会被隔离，虽然还是可能会发生部分漏损。然而，只要维持Vcc高于临界值，储存节点会持续维持其状态。
为了降低SRAM中晶体管的数量，在部分传统技术中，以多晶硅为负载的4T单元架构广泛地被使用。此架构系使用两个高电阻的多晶硅晶体管来取代先前提到的6T中的两个拉升PMOS晶体管。等同于6T单元中处于开启状态的PMOS晶体管，多晶硅电阻经由限制电流的晶体管拉升储藏节点。但是，在4T架构下的低电压储存节点，电流会持续的流经开启的NMOS晶体管以及多硅晶电阻，而造成高电力消耗以及低存取速度。
因此，一些改进SRAM的设计，像是降低电力消耗以及降低漏损等等，是必须的。
发明内容
有鉴于此，根据本发明的多种实施例，本发明提供一种改良式SRAM装置为四晶体管(4T)SRAM单元及其操作方法。
其中，本发明一方面提供一种静态随机存取存储器(SRAM)单元，上述静态随机存取存储器单元包含有：字线用以接收致能信号；第一与第二传送栅晶体管，其栅控端耦接于上述字线；第一与第二寄生晶体管，上述第一寄生晶体管与上述第一传送栅晶体管共享相同的源极端、基体端与漏极端，以及上述第二寄生晶体管与上述第二传送栅晶体管共享相同的源极端、基体端与漏极端；第一与第二位线，上述第一位线耦接于上述第一传送栅晶体管的第一源极端或漏极端，以及上述第二位线耦接于上述第二传送栅晶体管的第一源极端或漏极端；以及第一与第二拉升晶体管，其源极端耦接于系统高电压(Vcc)；其中，上述第一拉升晶体管的漏极端、上述第一传送栅晶体管的第二源极端或漏极端、上述第二拉升晶体管的栅控端，以及上述第二寄生晶体管的栅控端耦接在一起；以及其中，上述第二拉升晶体管的漏极端、上述第二传送栅晶体管的第二源极端或漏极端、上述第一拉升晶体管的栅控端，以及上述第一寄生晶体管的栅控端耦接在一起。
根据本发明具体实施例的静态随机存取存储器单元，其中上述第一与第二传送栅晶体管形成于埋藏绝缘层上的硅层。
根据本发明具体实施例的静态随机存取存储器单元，其中上述第一拉升晶体管的栅控端与上述第一寄生晶体管的栅控端的耦接由介于上述第一拉升晶体管的栅控端与上述埋藏绝缘层下的第一既定阱区域之间的一个或数个接触形成，其中上述第一既定阱区域是上述第一寄生晶体管的栅控端；以及其中上述第二拉升晶体管的栅控端与上述第二寄生晶体管的栅控端的耦接由介于上述第二拉升晶体管的栅控端与上述埋藏绝缘层下的第二既定阱区域之间的一个或数个接触形成，其中上述第二既定阱区域是上述第二寄生晶体管的栅控端。
根据本发明具体实施例的静态随机存取存储器单元，其中上述第一与第二既定阱区域是深N型阱中的P型阱。
根据本发明具体实施例的静态随机存取存储器单元，其中上述第一与第二既定阱区域是N基底中的P型阱。
根据本发明具体实施例的静态随机存取存储器单元，其中更包含有第三与第四寄生晶体管，上述第三寄生晶体管与上述第一拉升晶体管共享相同的源极端、基体端与漏极端，以及上述第四寄生晶体管与上述第二拉升晶体管共享相同的源极端、基体端与漏极端，且上述第三寄生晶体管的栅控端与上第一拉升晶体管耦接在一起，以及上述第四寄生晶体管的栅控端与上述第二拉升晶体管耦接在一起。
根据本发明具体实施例的静态随机存取存储器单元，其中上述第一与第二拉升晶体管是形成于埋藏绝缘层上的硅层。
根据本发明具体实施例的静态随机存取存储器单元，其中上述第一拉升晶体管的栅控端与上述第三寄生晶体管的栅控端的耦接是以介于上述第一拉升晶体管的栅控端与上述埋藏绝缘层下的第三既定阱区域之间的一个或数个接触形成，其中上述第三既定阱区域是上述第三寄生晶体管的栅控端；以及其中上述第二拉升晶体管的栅控端与上述第四寄生晶体管的栅控端的耦接是以介于上述第二拉升晶体管的栅控端与上述埋藏绝缘层下的第四既定阱区域之间的一个或数个接触形成，其中上述第四既定阱区域是上述第四寄生晶体管的栅控端；
根据本发明具体实施例的的静态随机存取存储器单元，其中上述第三与第四既定阱区域是深P型阱中的N型阱。
根据本发明具体实施例的的静态随机存取存储器单元，其中上述第三与第四既定阱区域是P基底中的N型阱。
本发明的另一方面提供一种静态随机读取内存的操作方法，上述静态随机读取内存具有字线与位线对，包含有：在非存取周期时维持上述位线对电压与上述字线电压至系统低电压；在读取与写入周期时拉升字线电压至系统高电压；在读取周期时移除上述位线维持的电压；以及在写入周期时，拉升既定位线对之一至上述系统高电压，并拉低另一位线至上述系统低电压。
本发明提供了多种优于传统技术的益处，而且包括较小的装置区域。此广为接受的绝缘层上硅工艺技术可被使用于发展SRAM装置。
附图说明
图1为传统六晶体管(6T)SRAM单元的示意图。
图2为本发明实施例的4T SRAM单元的示意图。
图3为本发明实施例的NMOS传送栅晶体管的剖面图。
图4为本发明实施例的P型阱接触区的剖面图。
图5为与图2单元等同的4T SRAM单元的示意图。
图6为本发明实施例的图2与图5中的4T SRAM单元读取、非存取或锁定以及写入动作的信号波形示意图。
图7为本发明另一实施例的4T SRAM单元的等同电路的示意图。
其中附图标记说明如下：
字线  140
PMOS拉升晶体管  110
PMOS拉升晶体管  120
NMOS传送栅晶体管  130
NMOS传送栅晶体管  135
位线  150
位线  155
电容  215
电容  225
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并参照附图，作详细说明如下：
图1为传统六晶体管(6T)SRAM单元100的示意图。PMOS拉升晶体管110与MNOS拉低晶体管115连接成为第一反向器，并连接于系统的高电压(Vcc)以及系统低电压(Vss)之间。另一PMOS晶体管120与NMOS晶体管125连接成为第二反向器，如同第一反向器一般。而上述反向器互相跨接连接着。首先，上述第一反向器的输出耦接于上述第二反向器的输入，然后第一反向器的输入耦接于上述第二反向器的输出。这样形成了双稳态的锁存以当作内存元素。节点C与D为两储存节点。
参考图1，当节点C被设定为高电压，PMOS拉升晶体管120是关闭的同时NMOS拉低晶体管125是开启的。接着，节点D被拉低Vss。随着节点D至低电压，NMOS拉低晶体管115关闭，而PMOS拉升晶体管110开启，将节点C的电压拉升到更高至Vcc。本发明是正向回馈电路以及最终锁存会到达稳定的状态，此稳定状态是节点C电压为Vcc而节点D电压为Vss。因为节点C和D的电路是镜射的，所以当节点C电压为Vss与节点D电压为Vcc也是稳定的状态。只要Vcc和Vss维持以及节点C和D与外在电路隔离，此双稳态可以持续的维持。
两NMOS晶体管130与135分别当作储存节点C与D的传送栅。两者NMOS传送栅晶体管130与135的栅控端连接于字线140，上述字线140分别经由切换电压至Vcc与Vss来开启或关闭NMOS传送栅晶体管130与135。当NMOS传送栅晶体管130与135被开启，储存节点C与D的电压可以被读入至位线对150与155，或是位线对150与155具有互补的电压值可以写入至储存节点，即位线150电压改写至节点C的电压，以及位线155的电压改写至节点D的电压。在非存取操作中，位线150与155皆维持在Vcc。
图2为本发明实施例的4T SRAM单元的示意图。本SRAM仅具有四个晶体管，PMOS拉升晶体管110与120，以及NMOS传送栅晶体管130与135，所以降低了单元大小。电容215与225是寄生电容，从硅晶圆的剖面图会比较容易理解寄生电容的构成，如图3所示。
图3为图2中相同的NMOS传送栅晶体管130与135的剖面图300。NMOS晶体管130使用方式如下述：参考图2与图3，NMOS传送栅晶体管130形成于薄硅表层310，上述薄硅表层是以埋藏氧化层(BOX)330与下方硅基底320隔离。然而就水平方向而言，上述NMOS晶体管130的主动区域340是以浅沟式隔离槽(STI)350与其它的主动区域隔离，上述浅沟式隔离槽借由蚀刻浅沟道于表层310与330并且以氧化物填满沟道形成。区域360为NMOS传送栅晶体管130的源极端或漏极端。区域364是NMOS晶体管130的基体区域。区域366与368分别为NMOS晶体管130的栅氧化物与多硅晶栅。根据本发明，在主动区域340的底下，有P型阱370，形成于深N型阱380中。当接触区形成至P型阱370，上述寄生电容215就此形成，并以BOX330作为介电材料，而NMOS 130的源极或漏极360与基体364区域作为电极，以及上述P型阱370作为另一电极。为了与漏极节点作区别，此处的源极端可被定义为NMOS晶体管中耦接于最低电压的一端或是PMOS晶体管中耦接于的最高电压的一端。
图4为本发明实施例中接触区410形成至P型阱370的剖面图400。参考图3与图4，蚀刻一个洞穿过薄硅表层310与BOX330，接着将传导金属，例如钨插塞，放置到上述的洞中，以形成多硅晶栅368与P型阱370的接触区410。参考图2与图4，如果剖面图400描述寄生电容225的一部分，因为电容215与225是相同的，则接触区410为节点C。
更仔细的观察图3中的装置架构，事实上，寄生电容215或是225(图2)等同于图5的寄生NMOS晶体管515或525，P型阱370是栅极，BOX 330是氧化栅，以及区域360与364分别是源极/漏极端与基体端。NMOS晶体管130与寄生NMOS晶体管515共享相同的源极区、漏极区与基体区，而NMOS晶体管135与寄生NMOS晶体管525亦相同。然而，由于来自于P型阱370的高电阻，寄生NMOS晶体管515与NMOS晶体管525是弱晶体管。
SRAM单元500，如图5所示，等同于图2所示的SRAM单元200。SRAM单元500近似传统的6T SRAM单元100如图1所示。参考图1与图5，PMOS拉升晶体管110与120和NMOS传送栅晶体管130与135保持相同，图1的NMOS拉低晶体管115与125对应于图5的NMOS寄生晶体管515与525。除了在图1中NMOS拉低晶体管115或125耦接于Vss，而NMOS寄生晶体管515或525耦接于对应的位线150或155的源极端，其余的连接都是相同的。根据本发明的实施例，在非存取操作时，位线150与155维持在Vss以允许SRAM 500如传统6T SRAM单元运作。
图6为说明图2与图5中的4T SRAM单元读取、非存取或锁定以及写入动作的信号波形示意图。时间自t0至t1是读取周期610、自t1至t2是非存取周期620以及自t2至t3是写入周期630。参考图2、图5与图6，在非存取周期620期间，字线140维持在Vss，所以NMOS传送栅晶体管130与135是关闭的。位线150与155两者皆相等于Vss。此处的“相等”指上述两者位线有效地耦接以拥有相同的电压Vss。因为NMOS寄生晶体管515的源极端或漏极端耦接于位线150，NMOS寄生晶体管525的源极端或漏极端耦接于位线155，所以NMOS寄生晶体管515与525的源极端或漏极端接地至Vss。在此结构中，SRAM单元500和图1中的6T SRAM单元100有相同的电路拓扑。PMOS拉升晶体管100与NMOS寄生晶体管515形成第一反向器，以及PMOS拉升晶体管120与NMOS寄生晶体管525形成镜射的第二反向器。第一与第二反向器连接在一起以形成锁存，加上节点C与D如两个互补储存节点储存两个稳定状态。如果节点C为Vcc，则节点D为Vss，以及同时代表了逻辑‘1’。当节点C为Vss且节点D为Vcc，则储存为逻辑‘0’。
参考图2、图5与图6，在读取周期610，字线140上升至Vcc以开启NMOS传送栅晶体管130与135，并且使SRAM单元500开始活动。假设在读取动作之前，节点C与节点D的电压分别为Vcc与Vss。在文字线140升高后，先前维持位线对150与155至Vss的电压被移除，而导致节点C将位线150的电压拉往Vcc。位线150的电压上升640如图6所示，然而最大上升640的高度不成常数比。同时，如位线155耦接于节点D，节点D维持在电压Vss，经由NMOS传送栅晶体管135，位线155电压维持在Vss。位线150与155之间的电压差异会由读出放大器(图未显示)删除，因此储存在SRAM单元500的逻辑值1或0可以被读出。
如前述，SRAM在读取周期时，上述字线电压的拉升与上述位线维持电压的移除是同步的。由于内存数组中有许多单元与字线相关，以及许多单元与位线相关，为了预防读取错误的单元，在读取操作期间的同步化更包括将字线通常较早开启以移除位线维持的电压。
参考图2、图5与图6，在写入周期630，字线140亦上升至开启NMOS传送栅晶体管130与135以使SRAM单元500致能。位线150与155的电压经由写入驱动器(图未显示)被拉升/拉低至互补电压，Vcc或是Vss。假设位线150被拉低至Vss而位线155被拉升至Vcc，如先前的假设，节点C与节点D的电压分别为Vcc与Vss，在写入周期630之前的非存取周期620期间，位线150将会强迫节点C切换至Vss，因此写入驱动器必须比SRAM单元500的锁存更强大。节点C的电压下降650如图6所示。同时，位线155强迫节点D上升至Vcc。电压上升655亦如图6所示。于是，产生一个新的状态：节点C的电压与Vss相等且节点D的电压与Vcc相等，此新的状态将被写入至SRAM单元500。
如前述，SRAM在写入周期时，上述字线电压的拉升与上述位线电压的拉低同步的。由于内存数组中有许多单元与字线相关，以及许多单元与位线相关，为了预防写入至错误的单元，在写入操作期间的同步化还包括将字线较早开启以拉升/拉低位线。
图7为本发明另一实施例4T SRAM单元700的示意图。参考图3、图4、图5与图7，PMOS拉升晶体管110与120皆形成于薄硅表层310，上述薄硅表层以埋藏氧化层(BOX)330与下方硅基底320隔离。此处N型阱使用于深P型阱或P基底内。PMOS拉升晶体管110的栅极与NMOS寄生晶体管515(对应于P型阱370)的栅极的连接处延伸至N型阱，上述N型阱当作PMOS寄生晶体管710的栅极。相似地，PMOS寄生晶体管720(N型阱)的栅极连接于PMOS拉升晶体管120的栅极与NMOS寄生晶体管525(对应于P型阱370)的栅极。PMOS寄生晶体管710与720分别平行连接至PMOS拉升晶体管110与120，且仅加强他们的对应PMOS拉升晶体管。这使得SRAM单元700的功能和SRAM单元500的功能完全相同。
本发明提供了多种优于传统技术的益处，包括一较小的装置区域。此广为接受的绝缘层上硅工艺技术可被使用于发展SRAM装置。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (11)

1.一种静态随机存取存储器(SRAM)单元，上述静态随机存取存储器单元包含有：
字线用以接收致能信号；
第一与第二传送栅晶体管，其栅控端耦接于上述字线；
第一与第二寄生晶体管，上述第一寄生晶体管与上述第一传送栅晶体管共享相同的源极端、基体端与漏极端，以及上述第二寄生晶体管与上述第二传送栅晶体管共享相同的源极端、基体端与漏极端；
第一与第二位线，上述第一位线耦接于上述第一传送栅晶体管的第一源极端或漏极端，以及上述第二位线耦接于上述第二传送栅晶体管的第一源极端或漏极端；以及
第一与第二拉升晶体管，其源极端耦接于系统高电压(Vcc)；
其中，上述第一拉升晶体管的漏极端、上述第一传送栅晶体管的第二源极端或漏极端、上述第二拉升晶体管的栅控端，以及上述第二寄生晶体管的栅控端耦接在一起；以及
其中，上述第二拉升晶体管的漏极端、上述第二传送栅晶体管的第二源极端或漏极端、上述第一拉升晶体管的栅控端，以及上述第一寄生晶体管的栅控端耦接在一起。
2.如权利要求1的静态随机存取存储器单元，其特征在于，上述第一与第二传送栅晶体管形成于埋藏绝缘层上的硅层。
3.如权利要求2的静态随机存取存储器单元，其特征在于，上述第一拉升晶体管的栅控端与上述第一寄生晶体管的栅控端的耦接由介于上述第一拉升晶体管的栅控端与上述埋藏绝缘层下的第一既定阱区域之间的一个或数个接触形成，其中上述第一既定阱区域是上述第一寄生晶体管的栅控端；以及
其中上述第二拉升晶体管的栅控端与上述第二寄生晶体管的栅控端的耦接由介于上述第二拉升晶体管的栅控端与上述埋藏绝缘层下的第二既定阱区域之间的一个或数个接触形成，其中上述第二既定阱区域是上述第二寄生晶体管的栅控端。
4.如权利要求3的静态随机存取存储器单元，其特征在于，上述第一与第二既定阱区域是深N型阱中的P型阱。
5.如权利要求3的静态随机存取存储器单元，其特征在于，上述第一与第二既定阱区域是N基底中的P型阱。
6.如权利要求1的静态随机存取存储器单元，其特征在于，还包含有第三与第四寄生晶体管，上述第三寄生晶体管与上述第一拉升晶体管共享相同的源极端、基体端与漏极端，以及上述第四寄生晶体管与上述第二拉升晶体管共享相同的源极端、基体端与漏极端，且上述第三寄生晶体管的栅控端与上第一拉升晶体管耦接在一起，以及上述第四寄生晶体管的栅控端与上述第二拉升晶体管耦接在一起。
7.如权利要求6的静态随机存取存储器单元，其特征在于，上述第一与第二拉升晶体管是形成于埋藏绝缘层上的硅层。
8.如权利要求7的静态随机存取存储器单元，其特征在于，上述第一拉升晶体管的栅控端与上述第三寄生晶体管的栅控端的耦接是以介于上述第一拉升晶体管的栅控端与上述埋藏绝缘层下的第三既定阱区域之间的一个或数个接触形成，其中上述第三既定阱区域是上述第三寄生晶体管的栅控端；以及
其中上述第二拉升晶体管的栅控端与上述第四寄生晶体管的栅控端的耦接是以介于上述第二拉升晶体管的栅控端与上述埋藏绝缘层下的第四既定阱区域之间的一个或数个接触形成，其中上述第四既定阱区域是上述第四寄生晶体管的栅控端；
9.权利要求8的静态随机存取存储器单元，其特征在于，上述第三与第四既定阱区域是深P型阱中的N型阱。
10.如权利要求8的静态随机存取存储器单元，其特征在于，上述第三与第四既定阱区域是P基底中的N型阱。
11.一种静态随机读取内存的操作方法，上述静态随机读取内存具有字线与位线对，第一与第二传送栅晶体管，其栅控端耦接于上述字线，上述位线对中的一位线耦接于上述第一传送栅晶体管的第一源极端或漏极端，上述位线对中的另一位线耦接于上述第二传送栅晶体管的第一源极端或漏极端，第一与第二拉升晶体管，其源极端耦接于上述字线，上述第一拉升晶体管的一漏极端、上述第一传送栅晶体管的第二源极端或漏极端、以及第二寄生晶体管的栅控端系耦接在一起，上述第二拉升晶体管的漏极端、上述第二传送栅晶体管的第二源极端或漏极端、以及第一寄生晶体管的栅控端系耦接在一起，上述静态随机读取内存之操作方法包含有：
在非存取周期时维持上述位线对电压与上述字线电压至系统低电压；
在读取与写入周期时拉升字线电压至系统高电压；
在读取周期时移除上述位线对维持的电压；以及
在写入周期时，拉升既定位线对之一至上述系统高电压，并拉低另一位线至上述系统低电压。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4219663B2 (ja) * 2002-11-29 2009-02-04 株式会社ルネサステクノロジ 半導体記憶装置及び半導体集積回路
JP5415672B2 (ja) * 2006-12-19 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置
SG166752A1 (en) * 2009-05-22 2010-12-29 Unisantis Electronics Jp Ltd Semiconductor memory device and production method therefor
CN102280137B (zh) * 2010-06-08 2013-07-10 奇景光电股份有限公司 记忆体单元及相关记忆体装置
US8456910B2 (en) 2010-07-30 2013-06-04 Infineon Technologies Ag Nonvolatile memory cell with well extending under transistor and data storage capacitor of memory cell
DE102011115339B4 (de) * 2010-10-08 2017-03-16 Infineon Technologies Ag Symmetrische differentielle nichtflüchtige Speicherzellen und Verfahren zum Schreiben eines Datenzustands in eine derartige Speicherzelle
US8422294B2 (en) 2010-10-08 2013-04-16 Infineon Technologies Ag Symmetric, differential nonvolatile memory cell
US8625334B2 (en) * 2011-12-16 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell
CN108665943B (zh) * 2018-05-04 2020-06-09 上海华力集成电路制造有限公司 一种静态随机存取存储器读取电流的测试方法
US11018142B2 (en) * 2018-07-16 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and method of manufacturing the same
US10727237B2 (en) * 2018-09-27 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6442060B1 (en) * 2000-05-09 2002-08-27 Monolithic System Technology, Inc. High-density ratio-independent four-transistor RAM cell fabricated with a conventional logic process
US6862207B2 (en) * 2002-10-15 2005-03-01 Intel Corporation Static random access memory
US6920061B2 (en) * 2003-08-27 2005-07-19 International Business Machines Corporation Loadless NMOS four transistor dynamic dual Vt SRAM cell

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