CN100573918C - 非易失性存储器元件及其制造方法 - Google Patents
非易失性存储器元件及其制造方法 Download PDFInfo
- Publication number
- CN100573918C CN100573918C CNB2006100959216A CN200610095921A CN100573918C CN 100573918 C CN100573918 C CN 100573918C CN B2006100959216 A CNB2006100959216 A CN B2006100959216A CN 200610095921 A CN200610095921 A CN 200610095921A CN 100573918 C CN100573918 C CN 100573918C
- Authority
- CN
- China
- Prior art keywords
- region
- electric charge
- charge capture
- substrate
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000002019 doping agent Substances 0.000 claims abstract description 17
- 230000004888 barrier function Effects 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 239000000428 dust Substances 0.000 description 3
- 238000005036 potential barrier Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000006396 nitration reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种多位存储器单元包含一衬底；一多位电荷捕捉层于此衬底之上，此多位电荷捕捉层具有一第一侧边及一第二侧边；一源极区域于此衬底中，一部分此源极区域在此多位电荷捕捉层的此第一侧边之下；一漏极区域于此衬底中，一部分此漏极区域在此多位电荷捕捉层的此第二侧边之下；以及一沟道区域于此衬底中的此源极区域及此漏极区域之间。沟道区域具有一p型掺杂及一n型掺杂之一，且此掺杂配置为提供一最高掺杂浓度于接近此沟道区域的一中心部分。
Description
技术领域
本发明通常涉及非易失性存储器元件，尤其是涉及多位非易失性存储器及其形成方法。
背景技术
非易失性存储器可以有各种结构设计。图1说明设置于衬底8之中及之上的非易失性存储器单元10的一实例。存储器单元10包含源极及漏极区域22、24及置于源极及漏极区域22、24之间的沟道12。覆盖在沟道12之上的是一电荷捕捉结构11，其可能包含置于两氧化层(如氧化硅)14、18之间的一电荷捕捉氮化层16(如氮化硅)。每一存储器单元10更包含一栅极电极20，覆盖电荷捕捉结构11，且每一源极及漏极区域22、24具有对应的电极，如图1所示。通过在衬底8、源极及漏极22、24及栅极20之间适当地施加相关电压，则可能在每一存储器单元10中，分别擦除、储存(或编程)及读取两位的信息(一右位及一左位)。
然而，现有的快闪存储器单元可能视其设计、尺寸及操作电压而有多种可能的考虑。举例来说，如储存元件中侧向电荷传送、低Vt状态临界电压不稳定性、高Vt状态电荷损失，及第二位效应(串音)和/或短沟道效应的问题可能发生。在一些例子中，如果两位间的绝缘不足，储存元件(如电荷捕捉结构16)中可能发生侧向电荷传递，从左位至右位。
另一个可能的问题是第二位效应。当一位已经储存在捕捉层的一侧，如漏极区域侧时，则在正向读取期间，第二位效应可能会增加。尤其是已储存在一侧的位信息可能会影响在反向读取的另一位的临界电压，反之亦然。因此，需要改善存储器元件的设计，以缓和或避免现有技术中的上述一或多个问题。
发明内容
在一实施例中，一多位存储器单元包含一衬底；一多位电荷捕捉层于此衬底之上，此多位电荷捕捉层具有一第一侧边及一第二侧边，且该多位电荷捕捉层包括两个存储区；一源极区域在此衬底中，一部分此源极区域在此多位电荷捕捉层的此第一侧边之下；一漏极区域在此衬底中，一部分此漏极区域在此多位电荷捕捉层的此第二侧边之下；以及一沟道区域在此衬底中的此源极区域及此漏极区域之间。此沟道区域具有至少三个掺杂区域，包含：一第一掺杂区域，位于此沟道区域的中心部分；一第二掺杂区域，位于此第一掺杂区域的一侧；以及一第三掺杂区域，位于此第一掺杂区域的另一侧。与此第二掺杂区域及此第三掺杂区域相比较，此第一掺杂区域具有一较高的掺杂浓度，使该沟道区域分隔该多位电荷捕捉层电性为两个存储区。
在另一实施例中，一种形成一多位存储器单元的方法，包含：提供一衬底；形成一多位电荷捕捉层于该衬底之上，该多位电荷捕捉层具有一第一侧边及一第二侧边，且该多位电荷捕捉层包括两个存储区；形成一源极区域于该衬底中，一部分该源极区域在该多位电荷捕捉层的该第一侧边之下；形成一漏极区域于该衬底中，一部分该漏极区域在该多位电荷捕捉层的该第二侧边之下；以及形成一沟道区域于该衬底中的该源极区域及该漏极区域之间，该沟道区域具有至少三个掺杂区域，包含：一第一掺杂区域，位于该沟道区域的一中心部分；一第二掺杂区域，位于该第一掺杂区域的一侧；以及一第三掺杂区域，位于该第一掺杂区域的另一侧，其中与该第二掺杂区域及该第三掺杂区域相比较，该第一掺杂区域具有一较高的掺杂浓度，使该沟道区域分隔该多位电荷捕捉层电性为两个存储区。
附图说明
图1为现有技术中的非易失性存储器单元的一示例性结构的示意图；
图2为根据本发明的一优选实施例的一多位存储器单元的一剖面图；
图3显示根据优选实施例，作为沟道区域中位置的函数的掺杂浓度图。
具体实施方式
根据本发明的实例，通过改变衬底中的掺杂轮廓，如沟道区域的掺杂轮廓，可改善多位快闪存储器元件中的电荷绝缘。举例来说，可能在接近沟道区域的中心部分提供最高的掺杂浓度，在一些实例中，沟道区域中适当的掺杂轮廓可能有分隔一电荷捕捉层电性为两储存部分的效用，可降低或阻止多位单元存储器，如双位(TWIN-BIT)存储器单元的电荷捕捉层中电荷重新分布。同样的在一些实例中，在接近源极及漏极区域提供较低的掺杂浓度，则可能会因较小的电场，产生对电荷数目变化不灵敏。
取决于存储器单元的元件及设计，说明如下的掺杂轮廓可能将耗尽层进一步延伸至沟道，因而改善储存电荷的掩膜且/或降低第二位效应。再者，在沟道区域中提供掺杂轮廓可能降低短沟道效应。
图2为一实施例中的一多位存储器单元200的剖面图。此多位存储器单元200，如双位存储器单元，可能形成于衬底202之中或之上。在形成包含P型源极及漏极区域的P型元件的实例中，衬底202可能为P型衬底，其具有提供形成P型元件区域的N阱。或者是对于形成包含N型源极及漏极区域的N型元件，衬底202可能为N型衬底，其具有提供形成N型元件区域的P阱。
参考图2，在此实施例中，多位存储器单元200包含源极及漏极区域204及206，以及置于源极及漏极区域204及206之间的沟道区域280。覆盖至少一部分沟道区域280的是一电荷捕捉单元或结构240，其可能包含一电荷捕捉层244置于沟道层246及绝缘层242之间。在此实施例中，电荷捕捉层244可能为氮化硅层，沟道层246可能为氧化硅层，绝缘层242可能为另一氧化硅层，也可能使用其他材料。每一存储器单元200更包含一栅极或栅极电极260覆盖绝缘层242。每一源极及漏极区域204及206可能具有对应的电极或与相对应的位线耦合，以制造适合的电路连接。
在一沟道区域280的实例中可能包含多个掺杂区域，如区域287、288及286，如图2所述。区域288位于或接近沟道区域280的中心部分，具有较高或最高的掺杂浓度。在一实施例中，区域288可能具有约1×1013至约1×1015原子/平方厘米的剂量。在形成一P型掺杂区域的一实例中，硼可能以能量约30-120千电子伏特(KEV)掺杂。在注入期间，可能使用适当的掩膜来遮盖衬底202的其他区域。在具有掩膜或使用电荷捕捉单元为掩膜的N型注入工艺之后，也可能以P型注入工艺掺杂整个衬底202，以平衡区域中不需要高P浓度的P型掺杂剂。其他适当而可能使用于执行此掺杂的P型掺杂剂包含但非限定于镓。
图3为说明将掺杂轮廓作为沟道位置的一实例。如图3所示，可能位于或接近沟道区域的中心部分288的掺杂浓度最大，且在远离中心部分288或接近源极区域204或漏极区域206变得降低。在一实例中，此掺杂为P型掺杂。举例来说，在288的掺杂浓度可能为P+掺杂，可能为具有高浓度的硼、镓或其他适合的P型材料。在一实例中，在中心部分288可能使用一注入工艺，以掺杂P型掺杂剂。分别靠近源极及漏极区域204、206的邻近区域286及287，其P型掺杂浓度可能是明显变小或最小。在一示例性的元件中，邻近区域286及287的浓度可能接近阱的P型掺杂浓度或衬底200本身。
在一实例中，在区域286及287的浓度范围约1×1016至约1×1017CM-3。也可能以P型掺杂剂轻微掺杂区域286及287，从而形成P-区域。可能使用不同类型的注入、掺杂或扩散工艺，以提供前述的掺杂轮廓。举例来说，如前所述，可能使用适当的掩膜来遮盖衬底202的其他区域，供沟道区域280的中心部分288的掺杂。
也可能在具有掩膜或使用电荷捕捉单元为掩膜的N型注入工艺之后，以P型注入工艺掺杂整个衬底202，以平衡区域中不需要高P浓度的P型掺杂剂。在一第二优选实施例中，在长成电荷捕捉单元或结构240之前，一毯覆P+掺杂注入P-型衬底202。在一实例中，硼可能以能量约30-120千电子伏特(KEV)掺杂，或以约1-5×1013原子/平方厘米的掺杂剂掺杂，以提供中心部分288的浓度。若使用毯覆注入工艺，在以N型掺杂，如磷进行N型注入之后，在邻近区域286及287的P+掺杂则可被中和。
再者，可能通过在衬底202之上形成一存储器单元结构之后，执行一或多个小角度或大角度注入工艺，以提供掺杂轮廓或一部分的掺杂轮廓。举例来说，存储器单元形成之后，在如区域286及287的区域中，N型或P型掺杂可能在一狭窄的角度内发生。举例来说，磷可能以约30-100千电子伏特(KEV)的能量，在约15°-30°的角度注入。在此手段的注入期间，存储器单元结构可能作为一掩膜。在另一实例中，可以大角度的注入工艺提供中心部分288的轮廓曲线。举例来说，在形成存储器单元结构或一部分的存储器单元结构之后，在约40°-45°可能发生一注入，以位于或接近中心部分288提供P型掺杂剂。在一示例性元件中，硼可能以能量约30-120千电子伏特(KEV)掺杂，或以约1-5×1013原子/平方厘米的掺杂剂掺杂。
在一实例中，在沟道区域280的中心部分288提供较高的掺杂浓度，可能在氮化层240会产生一势垒或耗尽区域220。一势垒或耗尽区域220可避免在存储器单元200的两位或两电荷捕捉区域210、230之间的侧向电荷扩散或重新分布。在一实例中，这样的效应是因为上述的掺杂轮廓产生电场而产生。再者，位于或接近沟道区域280的中心部分288的高掺杂浓度可作为沟道区域280的势垒，从而缓和短沟道效应。
一实例中同样地可能通过在区域287及286提供低掺杂浓度，以降低这些区域的电场，尤其是接近源极及漏极区域204及206的电场。与具有在接近源极及漏极区域204及206，最高1×1012原子/平方厘米至1×1014原子/平方厘米袋形注入(POCKET IMPLANTATION)的元件相比较，此实例提供较弱的电场，因此，存储器单元200可能在编程及擦除状态的期间，对于电荷变化较不灵敏，因此，避免或降低数据损失。
在一实例中，可能通过形成及图案化这些层，提供存储器单元结构于衬底202之上，以制造一存储器单元200。举例来说，参考图2，一电荷捕捉存储器单元或结构240可能包含一电荷捕捉层244于一隧道层246及一绝缘层242之间。如前所示，电荷捕捉层244可能为氮化硅层，隧道层246可能为氧化硅层，且绝缘层242可能为另一氧化硅层，因此，提供氧化物-氮化物-氧化物(ONO)结构于此实例中。这些层可能以沉积、氧化或氮化技术或其任一组合所形成，这些层也可以是分开或共同形成。在一实例中，层242、244及246的厚度分别为约50-100埃
约20-50埃及约50-100埃
在提供电荷捕捉层244、隧道层246及一绝缘层242之后，一栅极或栅极电极260可能形成于绝缘层242之上。在一实例中，栅极260可能是以沉积工艺形成的多晶硅栅极。多晶硅栅极260或其他导电结构可能作为存储器单元的字线的一部分。再者，存储器阵列的位线可能形成于衬底202之上，以提供与源极及漏极区域204及206的电连接。
使用前述示例性的设计及技术，一元件200可能提供多位快闪存储器，如双位SONOS存储器的沟道区域280的特定掺杂轮廓。一些实例中，位于或接近沟道区域280的中心部分288的高掺杂浓度可能提供多个优点，如避免侧向电荷扩散，降低或避免在编程状态及擦除状态的数据损失，降低或避免第二位效应及降低短沟道效应，中的一或多个优点。
前面公开的本发明的优选实施例，仅用于说明及描述，并非意欲将本发明限定于所公开的特定形式。本领域技术人员可通过前述的公开推及在此所公开的实施例的变体及修饰。本发明的范围将由本发明的权利要求及其均等者所界定。
再者，为描述本发明代表的实施例，说明书以特定顺序步骤呈现本发明的方法和/或工艺，然而，此方法或工艺并非依赖在此公开的特定顺序步骤，此方法或工艺不应限定在所明述的特定顺序步骤。本领域技术人员可以了解的是，其他顺序步骤也是可能的。因此，说明书中的特定顺序步骤不应为权利要求的限制。再者，针对本发明的方法和/或工艺的权利要求不应限定在其撰写的顺序步骤，且本领域技术人员可以轻易的了解顺序可能是有变化的，且仍落在本发明的精神及范围内。
Claims (12)
1、一种多位存储器单元，包含：
一衬底；
一多位电荷捕捉层，位于该衬底之上，该多位电荷捕捉层具有一第一侧边及一第二侧边，且该多位电荷捕捉层包括两个存储区；
一源极区域，位于该衬底中，一部分该源极区域在该多位电荷捕捉层的该第一侧边之下；
一漏极区域，位于该衬底中，一部分该漏极区域在该多位电荷捕捉层的该第二侧边之下；以及
一沟道区域，位于该衬底中的该源极区域及该漏极区域之间，该沟道区域具有至少三个掺杂区域，包含：
一第一掺杂区域，位于该沟道区域的中心部分；
一第二掺杂区域，位于该第一掺杂区域的一侧；以及
一第三掺杂区域，位于该第一掺杂区域的另一侧，其中与该第二掺杂区域及该第三掺杂区域相比较，该第一掺杂区域具有一较高的掺杂浓度，使该沟道区域分隔该多位电荷捕捉层电性为两个存储区。
2、如权利要求1所述的多位存储器单元，其中该第一、第二及第三掺杂区域为一p型掺杂及一n型掺杂之一，且该掺杂配置为提供一最高掺杂浓度于接近该沟道区域的该中心部分。
3、如权利要求1所述的多位存储器单元，其中该第一掺杂区域具有介于1×1013原子/平方厘米至1×1015原子/平方厘米的一n型掺杂剂量。
4、如权利要求1所述的多位存储器单元，其中该第一掺杂区域具有介于1×1013原子/平方厘米至1×1015原子/平方厘米的一p型掺杂剂量。
5、如权利要求1所述的多位存储器单元，其中该多位存储器单元包括：
一隧道层，位于该衬底之上；
一电荷捕捉层，位于该隧道层之上；
一绝缘层，位于该电荷捕捉层之上；以及
一栅极，位于该绝缘层之上。
6、如权利要求5所述的多位存储器单元，其中
该隧道层包含一第一氧化硅层；
该电荷捕捉层包含一氮化硅层；以及
该绝缘层包含一第二氧化硅层。
7、一种形成一多位存储器单元的方法，包含：
提供一衬底；
形成一多位电荷捕捉层于该衬底之上，该多位电荷捕捉层具有一第一侧边及一第二侧边，且该多位电荷捕捉层包括两个存储区；
形成一源极区域于该衬底中，一部分该源极区域在该多位电荷捕捉层的该第一侧边之下；
形成一漏极区域于该衬底中，一部分该漏极区域在该多位电荷捕捉层的该第二侧边之下；以及
形成一沟道区域于该衬底中的该源极区域及该漏极区域之间，该沟道区域具有至少三个掺杂区域，包含：
一第一掺杂区域，位于该沟道区域的一中心部分；
一第二掺杂区域，位于该第一掺杂区域的一侧；以及
一第三掺杂区域，位于该第一掺杂区域的另一侧，其中与该第二掺杂区域及该第三掺杂区域相比较，该第一掺杂区域具有一较高的掺杂浓度，使该沟道区域分隔该多位电荷捕捉层电性为两个存储区。
8、如权利要求7所述的方法，其中该第一、第二及第三掺杂区域为一p型掺杂及一n型掺杂之一，且该掺杂配置为提供一最高掺杂浓度于接近该沟道区域的该中心部分。
9、如权利要求7所述的方法，其中该第一掺杂区域具有介于1×1013原子/平方厘米至1×1015原子/平方厘米的一n型掺杂剂量。
10、如权利要求7所述的方法，其中该第一掺杂区域具有介于1×1013原子/平方厘米至1×1015原子/平方厘米的一p型掺杂剂量。
11、如权利要求7所述的方法，其中该多位存储器单元包括：
一隧道层，位于该衬底之上；
一电荷捕捉层，位于该隧道层之上；
一绝缘层，位于该电荷捕捉层之上；以及
一栅极，位于该绝缘层之上。
12、如权利要求11所述的方法，其中
该隧道层包含一第一氧化硅层；
该电荷捕捉层包含一氮化硅层；以及
该绝缘层包含一第二氧化硅层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/209,145 | 2005-08-22 | ||
| US11/209,145 US8330232B2 (en) | 2005-08-22 | 2005-08-22 | Nonvolatile memory device and method of forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101043056A CN101043056A (zh) | 2007-09-26 |
| CN100573918C true CN100573918C (zh) | 2009-12-23 |
Family
ID=37766657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100959216A Active CN100573918C (zh) | 2005-08-22 | 2006-06-23 | 非易失性存储器元件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8330232B2 (zh) |
| CN (1) | CN100573918C (zh) |
| TW (1) | TWI286844B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI260769B (en) * | 2005-08-23 | 2006-08-21 | Ememory Technology Inc | Non-volatile memory and operating method thereof |
| CN102339876B (zh) * | 2010-07-23 | 2014-04-30 | 上海凯世通半导体有限公司 | 太阳能晶片及其制备方法 |
| US9209316B2 (en) * | 2012-03-15 | 2015-12-08 | Macronix International Co., Ltd. | ROM for constraining 2nd-bit effect |
| CN103325790B (zh) * | 2012-03-19 | 2016-03-30 | 旺宏电子股份有限公司 | 只读记忆体及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307411A (en) | 1978-01-30 | 1981-12-22 | Rca Corporation | Nonvolatile semiconductor memory device and method of its manufacture |
| US4467452A (en) * | 1981-02-12 | 1984-08-21 | Tokyo Shibaura Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of fabricating the same |
| EP0471131B1 (en) * | 1990-07-24 | 1999-02-03 | STMicroelectronics S.r.l. | Process for obtaining an N-channel single polysilicon level EPROM cell |
| US5739569A (en) * | 1991-05-15 | 1998-04-14 | Texas Instruments Incorporated | Non-volatile memory cell with oxide and nitride tunneling layers |
| US6020244A (en) * | 1996-12-30 | 2000-02-01 | Intel Corporation | Channel dopant implantation with automatic compensation for variations in critical dimension |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| JP2000049344A (ja) * | 1998-07-31 | 2000-02-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6333217B1 (en) * | 1999-05-14 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Method of forming MOSFET with channel, extension and pocket implants |
| US6194293B1 (en) * | 1999-05-25 | 2001-02-27 | Advanced Micro Devices, Inc. | Channel formation after source and drain regions are formed |
| DE19957540B4 (de) * | 1999-11-30 | 2005-07-07 | Infineon Technologies Ag | Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet |
| US6538292B2 (en) * | 2001-03-29 | 2003-03-25 | Macronix International Co. Ltd. | Twin bit cell flash memory device |
| TW540140B (en) | 2002-04-01 | 2003-07-01 | Macronix Int Co Ltd | Self-aligned process for manufacturing discrete type NROM memory cell |
| US6551880B1 (en) | 2002-05-17 | 2003-04-22 | Macronix International Co., Ltd. | Method of utilizing fabrication process of floating gate spacer to build twin-bit monos/sonos memory |
| US6815764B2 (en) | 2003-03-17 | 2004-11-09 | Samsung Electronics Co., Ltd. | Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same |
| US7339826B2 (en) * | 2005-04-11 | 2008-03-04 | Saifun Semiconductors Ltd. | Threshold voltage shift in NROM cells |
-
2005
- 2005-08-22 US US11/209,145 patent/US8330232B2/en active Active
- 2005-09-23 TW TW094133209A patent/TWI286844B/zh active
-
2006
- 2006-06-23 CN CNB2006100959216A patent/CN100573918C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8330232B2 (en) | 2012-12-11 |
| TWI286844B (en) | 2007-09-11 |
| US20070040211A1 (en) | 2007-02-22 |
| CN101043056A (zh) | 2007-09-26 |
| TW200713602A (en) | 2007-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10847533B2 (en) | Three-dimensional structured memory devices | |
| US8705271B2 (en) | Semiconductor device | |
| CN101432820B (zh) | 用于擦除及程序化内存器件的方法 | |
| US20060289924A1 (en) | Low power electrically alterable nonvolatile memory cells and arrays | |
| CN101312215A (zh) | 半导体器件 | |
| US10950614B2 (en) | Single poly non-volatile memory device, method of manufacturing the same and single poly non-volatile memory device array | |
| CN100570898C (zh) | 用于多位存储的非挥发存储器件及其制作方法 | |
| CN100573918C (zh) | 非易失性存储器元件及其制造方法 | |
| JP2009026832A (ja) | エージングデバイス | |
| CN101136414A (zh) | 非易失性半导体存储装置及其制造方法 | |
| JP4815695B2 (ja) | 不揮発性半導体メモリ装置の動作方法 | |
| CN102187460B (zh) | 多晶体管存储单元 | |
| US20080191263A1 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| CN103887312A (zh) | 半导体器件 | |
| CN108417575A (zh) | 闪存单元、闪存阵列及其操作方法 | |
| JP2004158614A (ja) | 不揮発性半導体メモリ装置およびそのデータ書き込み方法 | |
| TWI228800B (en) | Non-volatile memory cell and related method | |
| US20140167134A1 (en) | Self-aligned vertical nonvolatile semiconductor memory device | |
| US20080203464A1 (en) | Electrically alterable non-volatile memory and array | |
| JP4206279B2 (ja) | 半導体装置 | |
| CN100386883C (zh) | 非易失性存储单元及其操作方法与非易失性内存 | |
| US6348710B1 (en) | Non-volatile semiconductor memory device | |
| TW587313B (en) | System on chip | |
| TW201023349A (en) | Arrangement constitution of floating gate type nonvolatile memory | |
| JP2010021562A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |