CN100557807C - 薄膜晶体管数组基板 - Google Patents

Abstract

一种薄膜晶体管数组基板，包括基板、画素单元、信号线以及测试线路。基板具有显示区域以及与显示区域连接的周边区域。画素单元配置于显示区域内。信号线电性连接画素单元。部分信号线的尾端具有位于周边区域的端点。测试线路配置于周边区域上，并与部分信号线的端点电性连接。测试线路包括共享栅极线、信道层、漏极以及源极。共享栅极线的边缘上具有多个缺口。信道层配置于共享栅极线上方。漏极与源极配置于对应的信道层上。各漏极分别从共享栅极线上方延伸至其中一个缺口上方，并延伸至其中一条信号线的端点以与信号线的端点电性连接。

Description

薄膜晶体管数组基板

【技术领域】

本发明是有关于一种数组基板，且特别是有关于一种薄膜晶体管数组基板。

【现有技术】

一般来说，液晶显示面板主要是由薄膜晶体管数组基板、液晶层以及彩色滤光基板所构成。在制作薄膜晶体管数组基板的步骤中，通常会先在基板上同时进行多个画素数组的制作，并适时地于画素数组制程中直接在基板上制作与每一画素数组对应的测试线路，其中测试线路的功能主要是将一测试电压施加于各画素数组，以检测画素数组中的画素是否能正常地运作。通常，在完成画素数组测试之后，会使用激光切割(laser cut)制程使测试线路与画素数组电性分离，使得画素数组正常运作。

在现有技术中，为了节省上述的激光切割制程，通常会在测试线路上加入多个薄膜晶体管的设计，并通过这些薄膜晶体管的启闭状态来控制数组测试的进行与结束。举例而言，当施加正极性的驱动电压于这些薄膜晶体管上，薄膜晶体管被开启以进行数组测试，而当施加负极性的驱动电压时，则薄膜晶体管被关闭而造成测试线路的断路，以利于画素数组的正常运作。如此一来，完成数组测试后，通过负极性电压使这些薄膜晶体管维持在关闭的状态，无须使用激光切割制程来使测试线路产生断路与画素数组电性分离。

图1A为现有薄膜晶体管数组基板的局部示意图，而图1B为图1A所绘示的区域101的剖面示意图。请先参考图1A，现有薄膜晶体管数组基板100具有显示区域110以及周边区域120，其中多个画素单元130配置于显示区域110上，且多个配置于薄膜晶体管数组基板100上的信号线132电性连接画素单元130。多个薄膜晶体管140配置于周边区域120上，且多个信号线132的一端点132a电性连接至薄膜晶体管140。具体而言，薄膜晶体管140包括共享栅极线142、多个信道层144、多个漏极146以及多个源极148。信道层142配置于共享栅极线142上方，而漏极146与源极148分别配置于对应的信道层144上，如图1A所示。详细来说，薄膜晶体管140主要是根据施加于共享栅极线142与源极148的电压值，而被开启或关闭。举例而言，当薄膜晶体管140被开启时，薄膜晶体管数组基板100适于进行数组测试；而当薄膜晶体管140被关闭时，则可使薄膜晶体管数组基板100上的显示区域110内的主动组件(未绘示)进行正常的显示模式。换言之，现有的薄膜晶体管数组基板100主要是靠薄膜晶体管140做为切换数组测试制程的开关，进而可省去激光切割制程的使用。

然而，在形成信道层144的制程中，通常会使得累积于端点132a与共享栅极线142上的静电荷产生静电放电效应(electrostatic discharge，ESD)，而使区域101的介电层150会受到破坏，如图1B所示的开口152。如此一来，在形成漏极146与源极148后，将使端点132a与共享栅极线142因静电放电效应所产生的开口152，通过漏极146而互相电性连接，进而造成线路短路(line short)，进而降低电性品质与制程可靠度。

一般来说，改善上述的静电放电效应的方式为增加端点132a与共享栅极线142之间的距离，如此一来，却会造成布局空间的浪费，而降低基板的空间利用率。

【发明内容】

有鉴于此，本发明提供一种薄膜晶体管数组基板，其可有效地降低因静电放电效应而造成制程合格率下降的问题。

本发明提出一种薄膜晶体管数组基板，其包括基板、多个画素单元、多条信号线以及测试线路。基板具有显示区域以及与显示区域连接的周边区域。画素单元配置于显示区域内。信号线电性连接画素单元，且各信号线的尾端具有位于周边区域的端点。测试线路配置于周边区域上，并与部份信号线的端点电性连接。测试线路包括共享栅极线、多个信道层、多个漏极以及多个源极。共享栅极线的一边缘上具有多个缺口，其中缺口对应于画素单元。信道层配置于共享栅极线上方。漏极配置于对应的信道层上。各漏极分别从共享栅极线上方延伸至其中一个缺口上方，并进一步延伸至其中一条信号线的端点，以与信号线的端点电性连接。源极分别配置于对应的信道层上。

在本发明的一实施例中，共享栅极线以及与测试线路电性连接的端点属于同一膜层。

在本发明的一实施例中，测试线路另包括一栅绝缘层。栅绝缘层配置于基板上，以覆盖住共享栅极线以及部分与测试线路连接的部分信号线。

在本发明的一实施例中，部分与测试线路连接的部分信号线的延伸方向实质上垂直于共享栅极线的延伸方向。

在本发明的一实施例中，各漏极的线宽小于各缺口的宽度。

在本发明的一实施例中，至少其中一个漏极具有一转折部，而转折部位于其中一个缺口上方。

在本发明的一实施例中，信号线包括多条数据线以及多条扫描线。

在本发明的一实施例中，信号线包括多条共享线。

在本发明的一实施例中，多条扫描线或数据线与漏极电性连接。

在本发明的一实施例中，薄膜晶体管数组基板另包括多条与共享线电性连接的连接线，其中连接线与共享栅极线交叉，且各连接线分别通过其中一个缺口上方。

在本发明的一实施例中，薄膜晶体管数组基板另包括一周边线路。周边线路配置于周边区域上。

在本发明的一实施例中，周边线路于周边区域内定义出一栅极驱动芯片接合区，而栅极驱动芯片接合区与测试线路分别位于画素单元的两对侧。

在本发明的一实施例中，周边线路于周边区域内定义出一栅极驱动芯片接合区，而测试线路位于栅极驱动芯片接合区内。

在本发明的一实施例中，缺口位于较为邻近画素单元的一边缘上。

在本发明一实施例中，由于共享栅极线的一边缘上具有多个缺口，且这些缺口位于较为邻近画素单元的一边缘上，而漏极与连接线分别从共享栅极线上方延伸至其中一个缺口上方，并进一步延伸至其中一条信号线的端点，以与信号线的端点电性连接。如此一来，可提高晶体管数组基板的制程合格率，并具有较佳的电性特性。

为让本发明的上述特征和优点能更明显易懂，下文特举多个实施例，并配合所附图式，作详细说明如下。

【附图说明】

图1A为现有的薄膜晶体管数组基板的局部示意图。

图1B为图1A所绘示的区域101的剖面示意图。

图2A为本发明一实施例的薄膜晶体管数组基板的电路方块图。

图2B为图2A所绘示的薄膜晶体管数组基板的区域201的局部放大图。

图3为本发明另一实施形态的薄膜晶体管数组基板的电路方块图。

【主要组件符号说明】

100、200：薄膜晶体管基板

101、201：区域

110、212：显示区域

120、214：周边区域

130、220：画素单元

132、230：信号线

132a、132b、232：端点

140：薄膜晶体管

142、242：共享栅极线

144、244：信道层

146、246：漏极

148、248：源极

150：介电层

152：开口

210：基板

230a、242a：延伸方向

240：测试线路

242a：边缘

242b：缺口

246a：转折部

250：连接线

260：周边线路

260a：栅极驱动芯片接合区

W1、W2、W2’、W3：线宽

【具体实施方式】

图2A为本发明一实施例的薄膜晶体管数组基板的电路方块图，而图2B为图2A所绘示的薄膜晶体管数组基板的区域201的局部放大图。请同时参考图2A与图2B，本实施例的薄膜晶体管数组基板200包括基板210、多个画素单元220、多条信号线230以及测试线路240。基板210具有显示区域212以及一与显示区域212连接的周边区域214。在本实施例中，基板210的材质可以是无机透明材质、有机透明材质、无机不透明材质、可挠曲、不可挠曲、平面或曲面。举例来说，基板210是用在画素数组基板中做为基底的用，且以无机透明材质的玻璃为实施范例，但不以此为限。

画素单元220配置于显示区域212内，而信号线230电性连接画素单元220，且各信号线230的尾端具有位于周边区域214的端点232，如图2A或图2B所示。在本实施例中，信号线230例如是多条数据线、多条扫描线以及多条共享线。

测试线路240配置于周边区域214上，并与部分信号线230的端点232电性连接，如图2A或图2B所示。在本实施例中，部分与测试线路240连接的部分信号线230的延伸方向230a实质上垂直于共享栅极线242的延伸方向242a，如图2B所示。在其它实施例中，延伸方向230a与延伸方向242a的夹角亦可以是其它角度，上述仅为举例说明，但不限于此。

测试线路240包括共享栅极线242、多个信道层244、多个漏极246以及多个源极248。共享栅极线242的边缘242a上具有多个缺口242b，其中这些缺口242b对应于画素单元220，如图2B所示。在本实施例中，缺口242b位于较为邻近画素单元220的边缘242a上。在一般常用的制程中，共享栅极线242以及与测试线路240电性连接的这些端点232可以是属于同一膜层。

另外，信道层244配置于共享栅极线242上方，而漏极246配置于对应的信道层244上。具体而言，各漏极246分别从共享栅极线242上方延伸至其中一个缺口242b上方，并进一步延伸至其中一条信号线230的端点232，以与这些信号线230的端点232电性连接，如图2B所示。在本实施例中，至少其中一个漏极246具有一转折部246a，而转折部246a位于其中一个缺口242b上方，且各漏极246的线宽W1小于各缺口242b的宽度W2，如图2B所示。另外，源极248与漏极246分别配置于对应的信道层244上，其中部分信号线230(例如是多条扫描线或数据线)与测试线路240的漏极246电性连接。

在本实施例中，测试线路240另包括栅绝缘层(未绘示)，栅绝缘层配置于基板210上，以覆盖住共享栅极线242以及部分与测试线路240连接的部分信号线230。具体而言，图2B所绘示的共享栅极线242、信道层244、漏极246、源极248以与门绝缘层可视为多个薄膜晶体管(未标示)，其中这些薄膜晶体管适于根据共享栅极线242与源极248所分别接受的电压值，而被开启或关闭。在本实施例中，这些薄膜晶体管的开启或关闭可用来决定数组测试的进行与否。另外，本实施例的共享栅极线242、信道层244、漏极246、源极248以与门绝缘层所构成的薄膜晶体管为梳形形状的薄膜晶体管，如图2B所示。然而，根据使用者的需求，漏极246与源极248的设计可以是环形形状的薄膜晶体管，或其它形态的薄膜晶体管。另外，根据共享栅极线242的设计可以是顶栅极薄膜晶体管，底栅极薄膜晶体管。换言之，图2B仅为举例说明，非用以限定本发明。

一般来说，在形成信道层244的制程中，例如进行旋转涂布(spin-coating)制程时，会产生许多静电荷的累积，若未对这些静电荷做有效地释放，将会诱发静电放电效应的发生。也就是说，当累积于信号线230的端点232上的静电荷与累积于共享栅极线242上的静电荷达到一定量时，这些静电荷将会根据彼此最近的距离L而产生静电放电效应，如此一来，将使栅绝缘层的膜层受到损害而产生如现有的图1B所绘示的开口152。如此一来，在形成漏极246以及源极248后，进行数组测试时，会导致共享栅极线242通过漏极246的膜层而与信号线230的端点232电性连接，而产生线路短路的问题。

有鉴于此，本实施例的晶体管数组基板200将共享栅极线242的边缘242a设计有多个缺口242b，且漏极246分别从共享栅极线242上方延伸至其中一个缺口242b上方，并进一步延伸至其中一条信号线230的端点232，以与这些信号线230的端点232电性连接。如此一来，在制作过程中，虽仍会产生静电放电效应而造成部分端点232以及部分共享栅极线242的膜层受到损害，但因缺口242b与端点232的距离非最短距离L，因此，位于缺口242b处的共享栅极线242的膜层便不易受到静电放电效应的影响而造成膜层损害。如此一来，当漏极246经由缺口242b延伸至信号线230的端点232，并与端点232电性连接时，共享栅极线242便不会通过损害处而与漏极246电性连接，进而与端点232电性连接，而产生线路短路。

另外，薄膜晶体管数组基板200另包括多条与共享线电性连接的连接线250，其中连接线250与共享栅极线242交叉，且各连接线250分别通过其中一个缺口242b上方。在本实施例中，各连接线250的线宽W3小于各缺口242b的线宽W2’，如图2B所示，另外，W2与W2’的线宽值可因设计的需求而为相同或不同。具体而言，若连接线250未通过缺口242b上方，如此一来，位于连接线250下方的共享栅极线242便会通过因静电放电效应所产生的缺陷而与连接线250电性连接，进而造成线路的短路。也就是说，本实施例的连接线250的设计概念如同上述的说明，使各连接线250分别通过其中一个缺口242b上方，而电性连至共享线(如前述的信号线)，将可因静电放电效应所产生的线路短路的问题。

另外，薄膜晶体管数组基板200另包括周边线路260。周边线路260配置于周边区域214上。在本实施例中，周边线路260可于周边区域214内定义出栅极驱动芯片接合区(gate driver bonding area)260a，而测试线路240位于栅极驱动芯片接合区260a内，如图2A所示。具体而言，周边线路260包括走线(traces)、防护静电电路(ESD protection circuits)或是其它测试线路240之外的电路。另外，栅极驱动芯片(未绘示)可以是采用晶粒-玻璃接合制程(chip on glass，COG)，而将多个栅极驱动芯片直接配置在栅极驱动芯片接合区260a，其中栅极驱动芯片主要是用来控制共享栅极线242以及画素单元220内的栅极(未绘示)的电压讯号。在另一实施形态中，栅极驱动芯片接合区260a与测试线路240可分别位于画素单元220的两对侧，如图3所示，相关描述可参考上述的说明。

在本实施例中，薄膜晶体管数组基板200可以是使用在穿透型显示面板、半穿透型显示面板、反射型显示面板、彩色滤光片于主动层上(color filter on array)的显示面板、主动层于彩色滤光片上(array on color filter)的显示面板、垂直配向型(VA)显示面板、水平切换型(IPS)显示面板、多域垂直配向型(MVA)显示面板、扭曲向列型(TN)显示面板、超扭曲向列型(STN)显示面板、图案垂直配向型(PVA)显示面板、超级图案垂直配向型(S-PVA)显示面板、先进大视角型(ASV)显示面板、边缘电场切换型(FFS)显示面板、连续焰火状排列型(CPA)显示面板、轴对称排列微胞型(ASM)显示面板、光学补偿弯曲排列型(OCB)显示面板、超级水平切换型(S-IPS)显示面板、先进超级水平切换型(AS-IPS)显示面板、极端边缘电场切换型(UFFS)显示面板、高分子稳定配向型显示面板、双视角型(dual-view)显示面板、三视角型(triple-view)显示面板、三维显示面板(three-dimensional)或其它类型的显示面板上。

值得一提的是，上述的漏极246与源极248的配置方式仅为举例说明，依使用者的需求与设计，二者配置的模式亦可以是相互交换，本发明并不限于此。

综上所述，本发明的薄膜晶体管数组基板至少具有下列优点。首先，将共享栅极线的一边缘设计有多个缺口，并使配置于共享栅极线上的漏极与连接线分别从共享栅极线上方延伸至其中一个缺口上方，并进一步延伸至其中一条信号线的端点，以与信号线的端点电性连接。如此一来，可避免共享栅极线因静电放电效应而电性连接漏极与连接线，而造成线路缺陷或短路。另外，若将测试线路设计于栅极驱动芯片接合区内，则可有效地缩短基板上空间的使用，进而提高基板的空间利用率。换言之，本发明的薄膜晶体管数组基板在进行数组测试或被驱动时，可有效地降低因静电放电效应所产生的线路缺陷，而具有较佳的电性品质以及制程可靠度。

虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (14)

1.一种薄膜晶体管数组基板，包括：

一基板，具有一显示区域以及一与该显示区域连接的周边区域；

多个画素单元，配置于该显示区域内；

多条信号线，电性连接所述画素单元，且各该信号线的尾端具有一位于该周边区域的端点；

一测试线路，配置于该周边区域上，并与部分所述信号线的该端点电性连接，该测试线路包括：

一共享栅极线，其一边缘上具有多个缺口，其中所述缺口对应于所述画素单元；

多个信道层，配置于该共享栅极线上方；

多个漏极，配置于对应的信道层上，其中各该漏极分别从该共享栅极线上方延伸至其中一个缺口上方，并进一步延伸至其中一条信号线的端点，以与所述信号线的端点电性连接；以及

多个源极，分别配置于对应的信道层上。

2.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，该共享栅极线以及与该测试线路电性连接的所述端点属于同一膜层。

3.根据权利要求2所述的薄膜晶体管数组基板，其特征在于，该测试线路另包括一栅绝缘层，该栅绝缘层配置于该基板上，以覆盖住该共享栅极线以及部分与该测试线路连接的部分所述信号线。

4.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，部分与该测试线路连接的部分所述信号线的延伸方向垂直于该共享栅极线的延伸方向。

5.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，各该漏极的线宽小于各该缺口的宽度。

6.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，至少其中一个漏极具有一转折部，而该转折部位于其中一个缺口上方。

7.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，所述信号线包括多条数据线以及多条扫描线。

8.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，所述信号线包括多条共享线。

9.根据权利要求7所述的薄膜晶体管数组基板，其特征在于，该多条扫描线或数据线与该漏极电性连接。

10.根据权利要求9所述的薄膜晶体管数组基板，其特征在于，另包括多条与所述共享线电性连接的连接线，其中所述连接线与该共享栅极线交叉，且各该连接线分别通过其中一个缺口上方。

11.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，另包括一周边线路，配置于该周边区域上。

12.根据权利要求11所述的薄膜晶体管数组基板，其特征在于，该周边线路于该周边区域内定义出一栅极驱动芯片接合区，而该栅极驱动芯片接合区与该测试线路分别位于该画素单元的两对侧。

13.根据权利要求11所述的薄膜晶体管数组基板，其特征在于，该周边线路于该周边区域内定义出一栅极驱动芯片接合区，而该测试线路位于该栅极驱动芯片接合区内。

14.根据权利要求1所述的薄膜晶体管数组基板，其特征在于，所述缺口位于较为邻近所述画素单元的一边缘上。

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