CN100539043C - 半导体装置及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其形成方法。上述半导体装置包含：一栅介电层于一基底中的一沟道区上；一栅极于上述栅介电层上；一栅极介电层置于上述栅极的侧缘；以及实质上与上述栅极介电层的侧缘对齐的一源/漏极区。其中上述源/漏极区具有：第一掺杂区与上述栅极部分重叠；第二掺杂区，其与上述沟道区的距离大于该第一掺杂区与上述沟道区的距离；以及第三掺杂区，其与上述沟道区的距离大于上述第二掺杂区与上述沟道区的距离。上述源/漏极区较好为具有与上述栅极间隔物有一既定间隔的外延区。本发明所述半导体装置及其形成方法可降低源/漏极区与沟道区之间的片电阻，并提升漏极饱和电流。

Description

半导体装置及其形成方法
技术领域
本发明是有关于半导体元件，特别是关于具有多重间隔物与可减少源/漏极片电阻的多重掺杂区的金属氧化物半导体元件。
背景技术
随着晶体管尺寸的不断缩减，短沟道效应、多晶硅栅极的活性、与接面电容成为设计金属氧化物半导体元件时的重要课题。在制造时由于每个晶体管只分配到相当狭小的空间，在形成栅极后的离子注入的掺杂量与掺杂深度必须缩减，以将短沟道效应控制在可接受的程度，但会造成多晶硅的空乏效应与高接面电容的问题。通过传统的单一间隔物的制程，则难以同时改善短沟道效应、提高多晶硅栅极的活性、与降低接面电容的问题。特别是为了改善热载流子效应，邻近沟道区的淡掺杂漏极的使用愈来愈常见，然而其会导致源/漏极区与沟道区之间的片电阻的增加，并因为低掺杂密度的缘故而降低漏极饱和电流。
发明内容
有鉴于此，本发明的一目的是提供一种半导体装置及其形成方法，可降低源/漏极区与沟道区之间的片电阻，并提升漏极饱和电流。
为达成本发明的上述目的，本发明是提供一种半导体装置的形成方法，包含：形成一栅介电层于一基底中的一沟道区上；形成一栅极于上述栅介电层上；沿着上述栅极的侧缘形成宽度为200～450
Figure C200510131855D0005092746QIETU
的一栅极间隔物(spacer)；以及形成一源/漏极区，其中上述源/漏极区的一部分是一外延区，该外延区的表面高于该基底的表面，该外延区具有和该基底不同的材料，该源/漏极区具有：第一掺杂区与上述栅极部分重叠；第二掺杂区，其与上述沟道区的距离大于上述第一掺杂区与上述沟道区的距离；第三掺杂区，其与上述沟道区的距离大于上述第二掺杂区与上述沟道区的距离。
本发明所述的半导体装置的形成方法，形成该源/漏极区更包含：以该栅极为掩膜，施以掺杂制程而形成该第一掺杂区；沿着该栅极的侧缘形成宽度大于该栅极间隔物的一厚间隔物；以该厚间隔物为掩膜，施以掺杂制程而形成该第三掺杂区；沿着该栅极的侧缘形成该栅极间隔物；以及以该栅极间隔物为掩膜，施以掺杂制程而形成该第二掺杂区。
本发明所述的半导体装置的形成方法，该栅极间隔物，是通过蚀刻该厚间隔物的外部而形成。
本发明所述的半导体装置的形成方法，是以干蚀刻的方式蚀刻该厚间隔物，并于该源/漏极区形成该凹蚀基底表面。
本发明所述的半导体装置的形成方法，更包含凹蚀位于该源/漏极区旁的一浅沟槽隔离结构。
本发明所述的半导体装置的形成方法，更包含：沿着该栅极的边缘形成一暂时性的间隔物；沿着该暂时性的间隔物的外缘形成一凹部；以及形成该外延区于该凹部内，其中该外延区与该栅极间隔物之间具有一间隔。
本发明是又提供一种半导体装置的形成方法，包含：提供一基底，具有第一元件区与第二元件区；于上述第一元件区形成第一栅介电层于上述基底上、第一栅极于上述第一栅介电层上、与第一硬掩膜于上述第一栅极上；于上述第二元件区形成第二栅介电层于上述基底上、第二栅极于上述第二栅介电层上、与第二硬掩膜于上述第二栅极上；形成源/漏极区，其中该源/漏极区的一部分是一外延区，该外延区的表面高于该基底的表面，该外延区具有和该基底不同的材料，该源/漏极区具有第一掺杂区、第二掺杂区及第三掺杂区；其中，分别以上述第一栅极与上述第二栅极为掩膜，于上述第一与第二元件区施以掺杂制程，而各于上述第一与第二元件区形成该第一掺杂区；沿着上述第一与第二栅极的边缘各形成一厚间隔物；分别以上述厚间隔物为掩膜，于上述第一与第二元件区各形成该第二掺杂区；蚀刻上述厚间隔物而形成栅极间隔物，因此上述栅极间隔物的宽度小于对应的上述厚间隔物，其中上述栅极间隔物的宽度为200～450
Figure C200510131855D0005092746QIETU
；以及以上述栅极间隔物为掩膜，分别于上述第一与第二元件区内形成该第三掺杂区。
本发明所述的半导体装置的形成方法，更包含：沿着该第一与第二栅极的至少一个边缘形成一暂时性的间隔物；形成一凹部于该基底内，与该暂时性的间隔物对齐；以及形成该外延区于该凹部内。
本发明是又提供一种半导体装置，包含：一栅介电层于一基底中的一沟道区上；一栅极于上述栅介电层上；一栅极间隔物(spacer)，置于上述栅极的侧缘；以及一源/漏极区，其中上述源/漏极区的一部分是一外延区，该外延区的表面高于该基底的表面，该外延区具有和该基底不同的材料，该源/漏极区具有：第一掺杂区与上述栅极部分重叠；第二掺杂区，其与上述沟道区的距离大于上述第一掺杂区与上述沟道区的距离；第三掺杂区，其与上述沟道区的距离大于上述第二掺杂区与上述沟道区的距离。
本发明所述的半导体装置，该外延区与该栅极间隔物之间有一既定间隔。
本发明所述的半导体装置，更包含一硅化区于该间隔中。
本发明所述的半导体装置，更包含一浅沟槽隔离结构于该源/漏极区旁，其中该浅沟槽隔离结构的表面低于该基底的表面。
本发明所述半导体装置及其形成方法可降低源/漏极区与沟道区之间的片电阻，并提升漏极饱和电流。
附图说明
图1至图16为一系列的剖面图，是显示本发明较佳实施例的半导体装置的结构及其形成方法的流程；
图17为一的剖面图，是显示本发明较佳实施例的半导体装置的一变化例；
图18为一的剖面图，是显示本发明较佳实施例的半导体装置的另一变化例；
图19为一的剖面图，是显示本发明较佳实施例的半导体装置的又另一变化例。
具体实施方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附图示，作详细说明如下：
图1是显示一基底2，具有用以形成P型金属氧化物半导体(PMOS)元件的PMOS元件区100与用以形成N型金属氧化物半导体(NMOS)元件的NMOS元件区200，浅沟槽隔离结构4用以隔离元件区。包含一栅介电层104与一栅极106的栅极堆叠结构是形成于PMOS元件区100中；包含一栅介电层204与一栅极206的栅极堆叠结构则形成于NMOS元件区200中，栅介电层104与204较好为高介电常数材料。基底2较好为块硅(bulk silicon)，但亦可使用例如绝缘层上覆硅(silicon on insulator；SOI)结构。上述栅极堆叠结构的排列较好为所欲形成元件的<100>或<110>方向，且分别为掩膜层108与208所遮蔽，而掩膜层108与208可包含氧化物、氮化物例如氮化硅、氮氧化硅、有机物、或上述的组合。
然后，将通常用以形成间隔物的虚设(dummy)层形成于PMOS元件区100与NMOS元件区200上。在一较佳实施例中，上述虚设层包含一线型(liner)氧化层110与一氮化层112如图2所示，其厚度为20～500
Figure C200510131855D0005092746QIETU
。在其他实施例中，上述虚设层可为单层或复合层，包含氧化物、氮化硅、氮氧化硅、及/或其他低介电常数材料，其形成方法可以是等离子增益化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、次大气压化学气相沉积(SACVD)等等。在本发明中，在后续步骤形成其他间隔物时，亦可使用与上述虚设层相近的材料。
请参考图3，将PMOS元件区100中的线型氧化层110与氮化层112图形化，而形成栅极间隔物114，在上述图形化的过程中可以使用湿蚀刻或干蚀刻的制程。栅极间隔物114可包含一线型氧化物的部分与一氮化物的部分，而栅极间隔物114的厚度T11为50～350
Figure C200510131855D0005092746QIETU
。
在一较佳实施例中，是形成一外延区，用以形成一部分的源/漏极区。在图4中，一光致抗蚀剂215形成于NMOS元件区200上，沿着栅极间隔物114的外缘形成凹部116，凹部形成方法可为等向性及/或非等向性蚀刻，其深度为0～1000
Figure C200510131855D0005092746QIETU
，较好为250～450
Figure C200510131855D0005092746QIETU
。在其他实施例中，是以离子注入来形成整个源/漏极区，将详述于后续形成NMOS元件的源/漏极区的步骤。
请参考图5，以外延成长的步骤在凹部116中形成外延区118，较好为形成硅锗(SiGe)外延区于PMOS元件中。硅锗外延区通常会在沟道区引发压应力，因此可强化元件的驱动电流。然而，硅锗外延区却不利于NMOS元件的驱动电流，因此较好为形成碳化硅外延区于NMOS元件中。
在图6中，移除光致抗蚀剂215，亦移除栅极间隔物114、线氧化层110、氮化硅层112、及硬掩膜108与208，其移除方法较好为湿蚀刻法。在其他实施例中仍有可能使用干蚀刻法移除栅极间隔物114、线氧化层110、氮化硅层112、及硬掩膜108与208，但可能会使基底2曝露出来、且可能会凹蚀外延区118。
请参考图7与图8，是显示将淡掺杂区形成于PMOS元件与NMOS元件。在图7中，是将N型掺杂物注入NMOS元件区200中，而形成实质上与栅介电层206对齐的掺杂区220，此时在PMOS元件区100上则形成有一光致抗蚀剂层119并将其遮罩。掺杂区220的深度较好为100～250
Figure C200510131855D0005092746QIETU
。同样地，在图8中，是将P型掺杂物注入PMOS元件区100中，而形成掺杂区120，此时在NMOS元件区200上则形成有一光致抗蚀剂层221并将其遮罩。掺杂区120与220为淡掺杂区，其掺杂物密度可为1E18cm-3～1E22cm-3。掺杂区120与220会水平扩散至对应的栅极106与206下方而与其部分重叠。
图9是显示间隔物的形成。在一实施例中，一线型氧化层126与一氮化层128是全面性地形成于PMOS元件区100与NMOS元件区200上，然后将二者图形化而形成PMOS元件的厚间隔物130与NMOS元件的厚间隔物230如图10A所示，其中位于PMOS元件区100的线型氧化层126与氮化层128分别成为厚间隔物130中的第一层1301与第二层1302；位于NMOS元件区200的线型氧化层126与氮化层128分别成为厚间隔物230中的第一层2301与第二层2302。厚间隔物130的宽度T12与厚间隔物230的宽度T22较好分别为250～500
Figure C200510131855D0005092746QIETU
。如图10B所示的其他实施例中，其更包含一第三层于氮化层128上、一第三层2303于氮化层128上，其材质较好为氧化物或氮氧化硅，将此三层图形化后形成厚间隔物130与230。位于PMOS元件区100的上述第三层成为厚间隔物130中的第三层1303；位于NMOS元件区200的上述第三层则成为厚间隔物230中的第三层2303。第三层1303的宽度T12-3较好为T12的25％～75％；第三层2303的宽度T22-3较好为T22的25％～75％。
图11是显示将深掺杂区232形成于NMOS元件区200。在掺杂的过程中，PMOS元件区100是为一光致抗蚀剂层131所遮罩。由于厚间隔物230的遮罩作用，深掺杂区232与沟道区的距离大于掺杂区220与沟道区的距离。另外，深掺杂区232的深度D23是大于掺杂区220的深度D21(请参考图7)。
图12是绘示在PMOS元件区100进行的类似制程，移除光致抗蚀剂131而形成一光致抗蚀剂233以保护NMOS元件区200，再以离子注入形成一深掺杂区132，其与沟道区大于掺杂区120与沟道区的距离。深掺杂区132的深度D13是大于掺杂区120的深度D11。然后，移除光致抗蚀剂233。
图13是绘示栅极间隔物136与236的形成，较好为通过蚀刻而缩小厚间隔物130与230的宽度。栅极间隔物136与236的宽度较好为200～450
Figure C200510131855D0005092746QIETU
，其与厚间隔物130与230的宽度差分别较好为不大于500
Figure C200510131855D0005092746QIETU
。形成于栅极间隔物136与对应的外延区118之间的间隔135的宽度较好为0～500
Figure C200510131855D0005092746QIETU
，更好为约250
Figure C200510131855D0005092746QIETU
。在一较佳实施例中，是以湿蚀刻法形成栅极间隔物136与236；在其他实施例中，亦可以使用干蚀刻法。图13B是绘示以干蚀刻法形成栅极间隔物136与236的结果，其中曝露的表面235受到凹蚀，而使其低于基底2的表面。在对厚间隔物130与230进行干蚀刻时，浅沟槽隔离结构4较好为受到凹蚀，可减少沟道区受到非预期的应变作用。浅沟槽隔离结构4的凹蚀深度DSTI较好为250～1000
Figure C200510131855D0005092746QIETU
。浅沟槽隔离结构4的凹蚀亦可与其它制程结合，例如与硅化物的预洗制程结合，以减少制程步骤并降低制程成本。
当厚间隔物130与230的结构为图10B所示的结构时，可以简单地移除对应的厚间隔物130与230中的第三层1303与2303，来分别形成栅极间隔物136与236。
PMOS元件区100与NMOS元件区200会再受到另一次的离子注入。图14是绘示NMOS端的离子注入，PMOS元件区100是受到一光致抗蚀剂237的遮罩，该离子注入制程是形成一掺杂区238。由于栅极间隔物236的遮罩作用，掺杂区238与沟道区的距离小于掺杂区232与沟道区的距离，但大于掺杂区220与沟道区的距离。深度D22较好为大于深度D21但小于深度D23。同样地，图15是绘示PMOS端的离子注入，NMOS元件区200是受到一光致抗蚀剂137的遮罩，该离子注入制程是形成一掺杂区138。由于栅极间隔物136的遮罩作用，掺杂区138与沟道区的距离小于掺杂区132与沟道区的距离，但大于掺杂区120与沟道区的距离。深度D12较好为大于深度D11但小于深度D13。
然后，如图16所示，以一硅化制程形成硅化区于曝露的半导体材料上。所形成的硅化物包含钛、钴、镍、钯、铂、铒、或其他金属。如一般现有的知识，上述硅化制程中，可先毯覆性地沉积适当的金属层，再以一退火的步骤使金属与曝露于其下方的硅反应，然后较好为以选择性的蚀刻方式移除未反应的金属。在PMOS元件区100中，硅化区142与146是分别形成于源/漏极区与栅极106上。由于基底2是曝露于间隔135中，硅化区144亦形成于其中。在NMOS元件区200中，亦形成硅化区242与246。
图16亦显示一接触孔蚀刻停止层(contact etch stop layer；CESL)150的形成。在一较佳实施例中，CESL 150包含第一部分1501于PMOS元件区100上，可对PMOS元件区100的沟道区提供压应力；亦包含第二部分1502于NMOS元件区200上，可对NMOS元件区200的沟道区提供张应力。在其他实施例中，整个CESL 150是提供张应力。CESL 150的厚度较好为350～1000
Figure C200510131855D0005092746QIETU
，可提供0.01～2GPa的应力值，其形成可使用PECVD、LPCVD、上述的组合、或是其他适当的方法。
如前所述，在本发明的半导体装置的形成方法中，是形成多个间隔物于各元件中，部分为暂时性的间隔物。本发明的半导体装置的形成方法并提供三道离子注入的步骤，其中最接近沟道区的掺杂区120与220的形成，是以栅极106与206为掩膜，因此栅极106与206可有效地控制元件的开关。在PMOS元件区100中，标示为“164”的区域为淡掺杂区而可降低热载流子效应；淡掺杂区164与硅化区142的连接是经由低片电阻区162；低片电阻区162历经两次离子注入的制程，具有相对较高的掺杂浓度而具较低的片电阻。硅化区144更将外延区(源/漏极区)118与低片电阻区162连接，因此其整体电阻较低。通过低片电阻，可提升漏极的饱和电流。同样地，在NMOS元件区200中，淡掺杂区264是通过低片电阻区262与硅化区242连接。因此，其整体电阻较低，并可提升漏极的饱和电流。
在本实施例中，因为栅极间隔物136与236占据较小的空间，则可形成较厚的CESL 150。如一般现有的知识，较厚的CESL 150较能对底下的元件造成应变。同样地，通过较小的栅极间隔物136与236，可提供较大的着陆区。
上述实施例是揭露一系列的三道离子注入的制程；而在其他实施例中，上述三道离子注入制程的顺序亦可更动而不致改变所形成的元件的表现。例如图8所示，在形成掺杂区120与220后，可形成较窄的间隔物作为栅极间隔物136与236并以其为掩膜实施第二道离子注入制程。然后再沿着栅极间隔物136与236的外缘形成一附加间隔物而增厚成为厚间隔物130与230，再以厚间隔物130与230为掩膜实施第三道离子注入制程，最后再移除上述附加间隔物而留下栅极间隔物136与236为最终的结构。此时栅极间隔物136与236的宽度较好为包含上述附加间隔物的厚间隔物130与230的25％～75％。在另外的实施例中，可以提高源/漏极区的高度，并可以外延、超高真空化学气相沉积法、原子级化学气相沉积法、或分子束外延等方法来形成。
图17为一的剖面图，是显示本发明较佳实施例的半导体装置的一变化例。如前所述，绘示于图13A的间隔135的宽度可趋近于零。因此间隔物310可用来调整对应的源/漏极上的硅化区312。在本实施例中，因为区域314与316都是高掺杂区而具有低片电阻，源/漏极的总片电阻仍很低，其中区域314与316是将对应的源/漏极上的硅化区312连接至元件的沟道区。
图18为一的剖面图，是显示本发明较佳实施例的半导体装置的另一变化例。当绘示于图9与图13A的线型氧化层126未完全移除时，是留下残留部318，则不会有硅化物形成于间隔135内。由于区域319与320中的掺杂浓度很高，其源/漏极的整体片电阻仍低，即使可能会稍高于前述的较佳的实施例。
图19为一的剖面图，是显示本发明较佳实施例的半导体装置的又另一变化例。如图13B所示，当以干蚀刻移除暂时性的间隔物时，基底2的曝露表面会受到蚀刻，而会降低部分源/漏极320的表面。如图19所例示，第一凹蚀表面326是由图6所示的间隔物移除步骤所造成，而第二凹蚀表面328是由图13B所示的间隔物移除步骤所造成。依据形成方法的不同，在栅极的每一边会形成一阶或多阶的凹蚀。如一般现有的知识，浅沟槽隔离结构4会对元件的沟道区施加应变，也许是对元件不利的应变。通过受到凹蚀的浅沟槽隔离结构4，其上表面低于沟道区，可减少或消除作用于沟道区的不利应变。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
2：基底
4：保护层
100：PMOS元件区
104：栅介电层
106：栅极
108：掩膜层
110：线氧化层
112：氮化硅层
114：栅极间隔物
116：凹部
118：外延区
119：光致抗蚀剂层
120：掺杂区
126：线型氧化层
128：氮化层
130：厚间隔物
1301：第一层
1302：第二层
1303：第三层
131：光致抗蚀剂层
132：深掺杂区
135：间隔
136：栅极间隔物
137：光致抗蚀剂
138：掺杂区
150：接触孔蚀刻停止层(CESL)
1501：第一部分
1502：第二部分
162：低片电阻区
164：淡掺杂区
200：NMOS元件区
204：栅介电层
206：栅极
208：掩膜层
215：光致抗蚀剂
220：掺杂区
221：光致抗蚀剂层
230：厚间隔物
2301：第一层
2302：第二层
2303：第三层
232：深掺杂区
233：光致抗蚀剂
235：曝露的表面
236：栅极间隔物
237：光致抗蚀剂
238：掺杂区
262：低片电阻区
264：淡掺杂区
310：间隔物
312：硅化区
314：区域
316：区域
318：残留部
319：区域
320：区域
326：第一凹蚀表面
328：第一凹蚀表面

Claims (12)

1.一种半导体装置的形成方法，其特征在于，所述半导体装置的形成方法包含：
形成一栅介电层于一基底中的一沟道区上；
形成一栅极于该栅介电层上；
沿着该栅极的侧缘形成宽度为200～450
Figure C200510131855C0002090540QIETU
的一栅极间隔物；以及
形成一源/漏极区，其中该源/漏极区的一部分是一外延区，该外延区的表面高于该基底的表面，该外延区具有和该基底不同的材料，该源/漏极区具有：
第一掺杂区与该栅极部分重叠；
第二掺杂区，其与该沟道区的距离大于该第一掺杂区与该沟道区的距离；
第三掺杂区，其与该沟道区的距离大于该第二掺杂区与该沟道区的距离。
2.根据权利要求1所述的半导体装置的形成方法，其特征在于，形成该源/漏极区更包含：
以该栅极为掩膜，施以掺杂制程而形成该第一掺杂区；
沿着该栅极的侧缘形成宽度大于该栅极间隔物的一厚间隔物；
以该厚间隔物为掩膜，施以掺杂制程而形成该第三掺杂区；
沿着该栅极的侧缘形成该栅极间隔物；以及
以该栅极间隔物为掩膜，施以掺杂制程而形成该第二掺杂区。
3.根据权利要求2所述的半导体装置的形成方法，其特征在于，该栅极间隔物，是通过蚀刻该厚间隔物的外部而形成。
4.根据权利要求2所述的半导体装置的形成方法，其特征在于，是以干蚀刻的方式蚀刻该厚间隔物，并于该源/漏极区形成该凹蚀基底表面。
5.根据权利要求4所述的半导体装置的形成方法，其特征在于，更包含凹蚀位于该源/漏极区旁的一浅沟槽隔离结构。
6.根据权利要求1所述的半导体装置的形成方法，其特征在于，更包含：
沿着该栅极的边缘形成一暂时性的间隔物；
沿着该暂时性的间隔物的外缘形成一凹部；以及
形成该外延区于该凹部内，其中该外延区与该栅极间隔物之间具有一间隔。
7.一种半导体装置的形成方法，其特征在于，所述半导体装置的形成方法包含：
提供一基底，具有第一元件区与第二元件区；
于该第一元件区形成第一栅介电层于该基底上、第一栅极于该第一栅介电层上、与第一硬掩膜于该第一栅极上；
于该第二元件区形成第二栅介电层于该基底上、第二栅极于该第二栅介电层上、与第二硬掩膜于该第二栅极上；
形成源/漏极区，其中该源/漏极区的一部分是一外延区，该外延区的表面高于该基底的表面，该外延区具有和该基底不同的材料，该源/漏极区具有第一掺杂区、第二掺杂区及第三掺杂区；
其中，分别以该第一栅极与该第二栅极为掩膜，于该第一与第二元件区施以掺杂制程，而各于该第一与第二元件区形成该第一掺杂区；
沿着该第一与第二栅极的边缘各形成一厚间隔物；
分别以该厚间隔物为掩膜，于该第一与第二元件区各形成该第二掺杂区；
蚀刻该厚间隔物而形成栅极间隔物，因此该栅极间隔物的宽度小于对应的该厚间隔物，其中该栅极间隔物的宽度为
Figure C200510131855C00031
以及
以该栅极间隔物为掩膜，分别于该第一与第二元件区内形成该第三掺杂区。
8.根据权利要求7所述的半导体装置的形成方法，其特征在于，更包含：
沿着该第一与第二栅极的至少一个边缘形成一暂时性的间隔物；
形成一凹部于该基底内，与该暂时性的间隔物对齐；以及
形成该外延区于该凹部内。
9.一种半导体装置，其特征在于，所述半导体装置包含：
一栅介电层于一基底中的一沟道区上；
一栅极于该栅介电层上；
一栅极间隔物，置于该栅极的侧缘；以及
一源/漏极区，其中该源/漏极区的一部分是一外延区，该外延区的表面高于该基底的表面，该外延区具有和该基底不同的材料，该源/漏极区具有：
第一掺杂区与该栅极部分重叠；
第二掺杂区，其与该沟道区的距离大于该第一掺杂区与该沟道区的距离；
第三掺杂区，其与该沟道区的距离大于该第二掺杂区与该沟道区的距离。
10.根据权利要求9所述的半导体装置，其特征在于，该外延区与该栅极间隔物之间有一既定间隔。
11.根据权利要求10所述的半导体装置，其特征在于，更包含一硅化区于该间隔中。
12.根据权利要求9所述的半导体装置，其特征在于，更包含一浅沟槽隔离结构于该源/漏极区旁，其中该浅沟槽隔离结构的表面低于该基底的表面。
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