CN100536146C - 光半导体集成电路装置 - Google Patents

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Abstract

一种光半导体集成电路装置，在蓝激光用的光电二极管中，当将Al作为遮光膜使用时，由于Al的分步敷层差，故具有位于光电二极管的形成区域上面的开口部的台阶会使Al破断这样的问题。在本发明的光半导体集成电路装置中，在光电二极管受光区域，在绝缘层上设置开口部，且所述绝缘层上覆盖高熔点金属层作为遮光膜。其结果由于高熔点金属层分步敷层好，故位于光电二极管的形成区域上面的开口部的台阶不会使高熔点金属层破断。因此，解决了现有将Al作为遮光膜使用时遮光膜破断的问题。

Description

光半导体集成电路装置
技术领域
本发明涉及内装有用于将光信号变换为电信号的光电二极管的光半导体集成电路装置。
背景技术
在基于红外线等进行的光信号传递装置的接收侧或光拾波装置的光信号读取装置等中，已开始使用将受光用的光电二极管和其周边电路一起集成化的光半导体装置。IC化了的装置与个别部件混合化的装置相比，具有可期待降低成本，且抗外部电场造成的噪音强的优点。所述内装光电二极管的半导体装置为了不会产生光入射周边电路引起的多余的光电流，对光电二极管部分以外的区域要遍断入射光。
图9表示所述内装光电二极管的半导体装置之一例(参照专利文献1)。
图中表示光电二极管51和NPN晶体管52。
标号53是P型单晶硅半导体衬底，标号54是利用气相成长法在衬底53上形成的非掺杂的第一外延层，标号55是利用气相成长法在外延层54上形成的N-型第二外延层。衬底53的比电阻为2～4Ω·cm。第一外延层54的厚度为5～10um，比电阻为1Ω·cm。第二外延层55的厚度为2～5um，比电阻为1Ω·cm。
衬底53、第一外延层54及第二外延层55由从外延层55表面到衬底53的P型分离区域56划分成形成光电二极管51用的第一岛区域57和形成NPN晶体管52用的第二岛区域58。该分离区域56由从衬底53表面向上下方向扩散的第一分离区域59、从第一外延层54表面向上下方向扩散的第二分离槽60及从第二外延层55表面扩散的第三分离区域61构成。第一和第二岛区域57、58分别由分离区域56和第一、第二外延层54、55的分界线及衬底53和第一外延层54的分界线完全包围。
在第一岛区域57上形成光电二极管51的N+型扩散区域62。以衬底53为PIN(P型-本征-N型Positive-Intrinsic-Negative)结的P型(Positive)，以第一、第二外延层54、55为PIN结的本征部(Intrinsic)，以N+型扩散区域62为PIN结的N型(Negative)形成PIN结，从而形成光电二极管51。
在第二岛区域58上形成NPN晶体管52。NPN晶体管52由N型集电极区域66、N型埋入层63、P型基极区域64、N型发射极区域65构成。
N型集电极区域66从第二外延层55的表面连接到N型埋入层63而形成。N型埋入层63跨着第一、第二外延层54、55的分界线形成。P型基极区域64在第二外延层55的表面形成。N型发射极区域65在基极区域64的表面形成。
将第二外延层55的表面利用氧化膜67覆盖，并局部进行开孔，形成接触孔。该接触孔在NPN晶体管52的发射极区域65、P型基极区域64、集电极区域66和光电二极管51的N+型扩散区域62和分离区域56上形成。介由该接触孔在NPN晶体管52的区域配设集电极电极48、基极电极49及发射极电极50。在光电二极管51的N+型扩散区域62配设阴极电极46，在分离区域56配设阳极电极47。
在氧化膜67和各电极46、47、48、49、50上形成氧化膜68。在氧化膜68上形成Al层45作为遮光膜。Al层45在光电二极管51的部分开口。光电二极管51上的氧化膜的厚度和NPN晶体管52上的氧化膜的膜厚大致相同。
专利文献1：特开平10-107242号公报
伴随记录密度的提高，使用的波长也变短，近年来，波长405nm的蓝激光正受到人们的注目。
但是，在蓝激光用的光电二极管中，用于密封芯片的透明封装的树脂会吸收入射光的能量，将封装烧毁。因此，IC封装不能使用树脂，而必须采用气体密封芯片的中空封装。其结果，光电二极管受光区域上的绝缘膜暴露于中空封装的空气中，故由于空气和绝缘膜的折射率差在绝缘膜表面产生入射光的反射，其依存于绝缘膜的膜厚，所以，结果可知有光电二极管的灵敏度由于绝缘膜的偏差而受到影响这种问题。为解决该问题，最好除去受光区域上的绝缘膜。另一方面，所述的遮光膜为防止不需要的光的进入，最好覆盖到光电二极管的附近。但是，近年来LSI的高集成化和多层配线化使绝缘膜的总膜厚增大，当在这样的绝缘膜上设置开口，在绝缘膜上形成由铝(Al)构成的遮光膜时，由于铝的分步敷层差，具有开口部的台阶使铝破断这样的问题。
发明内容
本发明是鉴于所述问题点而开发的，本发明的第一方面提供一种光半导体集成电路装置，其内装形成于半导体层上的光电二极管和NPN晶体管，其特征在于，所述光电二级管和所述NPN晶体管形成在同一半导体层上，在层积于所述半导体层表面的绝缘层上，在所述光电二极管的受光区域上面形成开口部，并在所述绝缘层上作为遮光膜覆盖高熔点金属层。
本发明的第二方面的特征在于，所述遮光膜延伸到所述开口部的内壁及所述开口部露出的所述光电二极管的附近。
本发明的第三方面的特征在于，所述开口部阶梯状地形成。
本发明的第四方面的特征在于，所述遮光膜具有从Ti、TiW、TiN、Mo的组中至少选择一种或多种构成的高熔点金属层。
第一效果，在光电二极管的受光区域，在绝缘层上设置开口部，并在所述绝缘膜上覆盖高熔点金属层作为遮光膜。
由此，由于高熔点金属层分步敷层好，故位于形成光电二极管的区域上面的开口部的台阶不会使高熔点金属层破断。因此，解决现有的将Al作为遮光膜使用时遮光膜破断这样的问题。
第二效果，通过将遮光膜延伸到开口部的内壁及开口部露出的光电二极管的附近，可最大限度地防止不需要的光的进入。
第三效果，通过阶梯状地形成开口部，降低了开口部的台阶。由此，可改善覆盖于其上的遮光膜的分步敷层。因此，位于光电二极管的受光区域上面的开口部的台阶不会使遮光膜破断。因此，可解决现有的遮光膜破断这样的问题。
附图说明
图1是本发明实施例的光半导体集成电路装置的剖面图；
图2是说明本发明实施例的光半导体集成电路装置的制造方法的剖面图；
图3是说明本发明实施例的光半导体集成电路装置的制造方法的剖面图；
图4是说明本发明实施例的光半导体集成电路装置的制造方法的剖面图；
图5是说明本发明实施例的光半导体集成电路装置的制造方法的剖面图；
图6是说明本发明实施例的光半导体集成电路装置的制造方法的剖面图；
图7是说明本发明实施例的光半导体集成电路装置的制造方法的剖面图；
图8是说明本发明实施例的光半导体集成电路装置的制造方法的剖面图；
图9是现有的光半导体集成电路装置的剖面图。
符号说明
2    光电二极管
3    NPN晶体管
14   N型扩散区域
36   高熔点金属层
44   氮化硅膜
70   开口部
70A  开口部
70B  开口部
70C  开口部
具体实施方式
下面，参照附图详细说明本发明一实施例。
图1是组装了光电二极管2和NPN晶体管3的光半导体集成电路装置1的剖面图。标号4是P型单晶硅半导体衬底，标号5是利用气相成长法在衬底4上形成的非掺杂的第一外延层，标号6是利用气相成长法在外延层5上形成的非掺杂的第二外延层。衬底4的比电阻为2～4Ω·cm。第一外延层5的厚度为5～10um，比电阻为50Ω·cm。第二外延层6的厚度为约2～5um，比电阻等于或大于20Ω·cm。
衬底4、第一外延层5及第二外延层6由从外延层6的表面到衬底4的P型分离区域7划分成形成光电二极管2用的第一岛区域8和形成NPN晶体管3用的第二岛区域9。该分离区域7由从衬底4表面向上下方向扩散的第一分离区域10、从第一外延层5表面向上下方向扩散的第二分离槽11及从第二外延层6表面扩散的第三分离区域12构成。第一和第二岛区域8、9分别由分离区域7和第一、第二外延层5、6的分界线及衬底4和第一外延层5的分界线完全包围。在P型分离区域7上形成LOCOS氧化膜13。在第一岛区域8上形成光电二极管2的N型扩散区域14。以衬底4为PIN(Positive-Intrinsic-Negative)结的P型，以第一、第二外延层5、6为PIN结的本征部，以N型扩散区域14为PIN结的N型形成PIN结，从而形成光电二极管2。为防止光电二极管2的反射，在N型扩散区域14的表面形成氮化硅膜。在将N型扩散区域14的氮化硅膜44局部除去的部分配设阴极电极(未图示)，在分离区域7的表面配设阳极电极(未图示)。
其次，说明光电二极管2的使用方法。光电二极管2以在阴极电极上施加+5V的Vcc电位，在阳极电极上施加GND电位的反偏压状态动作。当赋予这样的反偏压状态时，耗尽层在光电二极管2的第一和第二外延层5、6扩散，可得到极厚的耗尽层。因此，可降低光电二极管2的结电容，可进行高速应答。
在第二岛区域9上形成NPN晶体管3。NPN型晶体管3由作为发射极区域的N型渗出区域17、作为基极区域的P型扩散区域16、作为集电极区域的N型渗出区域19、N型埋入层15、N型扩散层18、40构成。
N型扩散区域18从第二外延层6的表面连接到N型埋入层15而形成。N型埋入层15跨着第二外延层5、6的分界线形成。P型扩散区域16在第二外延层6的表面形成。N型渗出区域17在P型扩散区域16的表面形成。在P型扩散区域16和N型扩散区域18之间形成LOCOS氧化膜13。
以上是硅半导体层内部的结构。下面，同样参照图1分光电二极管2和NPN晶体管3说明电配线及绝缘膜的结构。
第一，说明NPN晶体管3。
第二外延层6的表面顺序堆积氧化硅膜20、氮化硅膜21，在形成NPN型晶体管3的区域部分地且选择性地除去作为发射极区域的N型渗出区域17、作为基极区域的P型扩散区域16、作为集电极区域的N型渗出区域19上部的氧化硅膜20及氮化硅膜21。
在形成NPN晶体管3的区域的发射极、集电极区域形成例如作为N型杂质离子了注入砷(As)的多晶硅，形成集电极取出电极22及发射极取出电极23。
堆积减压TEOS(原硅酸四乙酯Tetra-Ethyl-Orso-Silicate)膜24、减压TEOS膜41、BPSG(硼磷硅酸盐玻璃Boron Phospho Silicate Glass)膜42，以覆盖集电极、发射极的取出电极22、23。在减压TEOS膜24、减压TEOS膜41、BPSG膜42上形成接触孔。该接触孔在NPN晶体管3的发射极取出电极23、作为基极区域的P型扩散区域16、集电极取出电极22上形成。
在BPSG膜42上利用喷溅法顺序堆积势垒金属层、Al层。此时，势垒金属层顺序堆积钛(Ti)层、氮化钛(TiON)层。然后，形成集电极电极26、基极电极27、发射极电极28。
然后，堆积覆盖集电极电极26、基极电极27、发射极电极28的TEOS膜29，且在其表面由第一层配线层形成凹凸。在TEOS膜29之上形成SOG膜30，在其上再堆积TEOS膜31。在本实施例中，通过在TEOS膜29、31之间形成SOG膜30，使由第一层配线层等形成凹凸部的TEOS膜29上面平坦化。TEOS膜29、SOG膜30、TEOS膜31的总计膜厚为约
Figure C20051006392600081
然后，虽未图示，开设连接配线层的第一层和第二层的通孔。
在TEOS膜31上利用喷溅法堆积Al层，形成第二层配线层32。在第二层配线层32上面形成TEOS膜33、SOG膜34、TEOS膜35。TEOS膜33、SOG膜34、TEOS膜35的总计膜厚为约
Figure C20051006392600082
在TEOS膜35上堆积高熔点金属层36作为遮光膜，并在其上堆积8000～
Figure C20051006392600083
的氮化硅膜37。
以上说明了NPN晶体管3。第二，说明光电二极管2。
在N型扩散区域14的表面除去与NPN晶体管3形成区域同时堆积的氧化硅膜20和减压TEOS膜24。除去氧化硅膜20和减压TEOS膜24的部分包围N型扩散区域14向外约2um的外侧周围。为防止光电二极管2的反射，在除去氧化硅膜20和减压TEOS膜24的N型扩散区域14的表面上形成氮化硅膜44。氮化硅膜44包围使氧化硅膜20和减压TEOS膜24开口的区域的外侧周围。通过全部除去氮化硅膜44上的和形成NPN晶体管3的区域同时堆积的减压TEOS膜41、BPSG膜42、TEOS膜29、SOG膜30等绝缘膜。在氮化硅膜44上形成开口部70。在形成开口部70时，小于TEOS膜33、SOG膜34、TEOS膜35的开口部70A地、在内侧形成TEOS膜29、SOG膜30、TEOS膜31的开口部70B，比该开口部70B更小地、在内侧形成减压TEOS膜41、BPSG膜42、多晶硅膜42的开口部70C。开口部70A包围开口部70B向外5～10μm的外侧周围。开口部70B包围开口部70C向外10～15μm的外侧周围。这样，随着开口部70远离衬底4，开口面积逐渐增大，形成阶梯状，目的在于改善之后堆积的遮光膜的分步敷层。另外，在本实施例中，分三段形成阶梯状的台阶。在阶梯状开口部70的内壁堆积高熔点金属层36作为遮光膜。此时，高熔点金属层36是顺序堆积钛(Ti)层
Figure C20051006392600091
左右，氮化钛(TiN)层
Figure C20051006392600092
左右。另外，本实施例使用Ti和TiN作为高熔点金属层36。但不限于Ti、TiN，例如也可以从Ti、TiW、TiN、Mo的组中选择至少一种或多种构成。开口部70C是允许信号光对光电二极管2入射的区域，形成作为光电二极管2动作的区域。BPSG膜42及减压TEOS膜41具有作为防止反射膜即氮化硅膜44的保护膜的功能，遮光膜在该保护膜的上部即BPSG膜41上作为终端。遮光膜除开口部70C外覆盖大致全部半导体芯片的主要部分，以覆盖光电二极管以外的电路元件。另外，遮光膜的端部延伸到接近开口部70C的端部，直至掩膜对位的精度界限程度。具体地说，使遮光膜的端部在开口部70C的整个周上从其端部后退约3um程度。其次，在高熔点金属层36上堆积氮化硅膜37。
以上说明了光电二极管2。
如上所述，本结构在光电二极管的受光区域，在绝缘层上设置开口部，且所述绝缘层上覆盖高熔点金属层作为遮光膜。
由此，由于高熔点金属层分步敷层好，故位于形成光电二极管的区域上面的开口部的台阶不会使高熔点金属层破断。因此，解决了现有的使用Al作为遮光膜时遮光膜破断的问题。
所述的结构可通过以下的制造方法得到。
下面，参照图2～图8详细说明本发明一实施例的光半导体集成电路装置的制造方法。
首先，如图2所示，准备比电阻2～4Ω·cm的P型单晶硅衬底4，在该硅衬底4上面以光致抗蚀剂为掩膜离子注入硼。然后，通过热处理使离子注入的硼扩散，形成第一分离区域10。然后，层积第一外延层5。
其次，相对于第一外延层5随时形成第二分离区域11、NPN晶体管3的N型埋入层15。然后，层积第二外延层6。然后，相对于第二外延层6随时形成第三分离区域12、光电二极管2的N型扩散区域14、N型扩散区域18、N型扩散区域40。由第一分离区域10、第二分离区域11和第三分离区域12形成分离区域7。
其次，在第二外延层6的所希望的区域形成厚约
Figure C20051006392600101
的LOCOS氧化膜13。特别是通过在分离区域7上形成LOCOS氧化膜13，进一步实现元件间的分离。
其次，相对于第二外延层6形成P型扩散区域16。
然后，在第二外延层6的表面形成氧化硅膜20及氮化硅膜21，在形成NPN晶体管3的区域利用光刻法选择性地除去氧化硅膜20及氮化硅膜21。
然后，在形成NPN晶体管3的区域的发射极、集电极区域形成作为N型杂质例如离子注入了砷(As)的多晶硅，形成集电极取出电极22及发射极取出电极23。
注入多晶硅的N型杂质通过之后的各种热处理向硅内扩散，形成N型渗出区域17、19。其次，利用光刻法选择性地除去光电二极管2的受光区域的氮化硅膜21。然后，堆积700～的减压TEOS膜24，利用光刻法选择性地除去光电二极管2的受光区域上的减压TEOS膜24、氧化硅膜20。然后，堆积氮硅膜44，利用光刻法选择性地除去光电二极管2的受光区域上的氮化硅膜44以外的部分。氮化硅膜44的膜厚为实现防止反射的功能，对应入射光的波长适当地选择。
其次，如图3所示，堆积减压TEOS膜41。然后，堆积1500～的多晶硅膜，通过将其利用光刻法刻蚀，仅在光电二极管2的受光区域上形成多晶硅膜43。其次，堆积8000～
Figure C20051006392600104
的BPSG膜42，通过将其在N2气体氛围气中热处理，使表面流动，使其平坦化。然后，涂敷1500～
Figure C20051006392600105
的SOG(旋涂玻璃Spin On Glass)，利用干式蚀刻反复腐蚀，进一步进行平坦化。
其次，如图4所示，为形成NPN晶体管3形成区域的接触孔，而进行光蚀刻。该接触孔在NPN晶体管3的发射极取出电极23、基极区域即P型扩散区域16、集电极取出电极22上形成。
另外，虽未图示，但也同时形成光电二极管2的受光区域的接触孔。接触孔作为阴极电极用形成在N型扩散区域14上，作为阳极电极用形成在分离区域7上。
然后，在形成NPN晶体管3的区域等上利用喷溅法顺序堆积势垒金属层、Al层。此时，势垒金属层顺序堆积钛(Ti)层、氮化钛(TiON)层。在本实施例中，在形成NPN晶体管3的区域形成集电极电极26、基极电极27、发射极电极28。其它未图示，但光电二极管2的电极和其它电极配线与集电极电极26等同时形成。
然后，堆积覆盖集电极电极26、基极电极27、发射极电极28的TEOS膜29。在TEOS膜29的表面由第一层配线层形成凹凸。然后，涂敷液体SOG(Spin On Glass)，形成SOG膜30，并在其上再次堆积TEOS膜31。在本实施例中，通过在TEOS膜29、31间形成SOG膜30，将由第一层配线层等形成凹凸部的TEOS膜29的上面平坦化。而且，虽未图示，但开设连接配线层的第一层和第二层的通孔。
其次，如图5所示，通过喷溅法堆积Al层，将其光蚀刻，形成第二层配线层32。然后，利用和TEOS膜29、SOG膜30、TEOS膜31相同的制造方法在第二层配线层32上面形成TEOS膜33、SOG膜34、TEOS膜35。
以上是用于实现集成化的各电路元件间的电连接的配线层和层间绝缘膜的形成工序。在形成配线层后，如下进行光电二极管的受光区域部分的绝缘膜的开口和遮光膜的形成。
如图6所示，利用光刻法蚀刻光电二极管2的受光区域上的TEOS膜33、SOG膜34、TEOS膜35，使其开口。蚀刻使用O2和CHF3气体，蚀刻达到TEOS膜31的程度的深度约在该深度停止蚀刻是由于在蚀刻TEOS膜33、SOG膜34、TEOS膜35时，若蚀刻到
Figure C20051006392600112
以上时，抗蚀剂就会消失。此时的光刻条件是形成2.4um正型抗蚀剂，用反应性离子腐蚀装置以1300W的功率进行蚀刻。
另外，形成开口部70A时的蚀刻深度可根据抗蚀剂膜厚等工艺条件进行各种变更。
其次，如图7所示，利用光刻法蚀刻光电二极管2的受光区域上的TEOS膜31、SOG膜30、TEOS膜29，使其开口。蚀刻使用O2和CHF3气体，蚀刻至达到BPSG膜42的程度的深度。此时，在内侧形成开口部70B，其比蚀刻光电二极管2的受光区域上的TEOS膜33、SOG膜34、TEOS膜35而使其开口时的开口部70A小，从而阶梯状地形成开口部70。开口部70随着远离衬底4，开口面积逐渐增大，形成阶梯状，由此改善之后堆积的遮光膜的分步敷层。
其次，如图8所示，利用例如喷溅法堆积高熔点金属模36作为遮光膜。此时，高熔点金属模36依次堆积钛(Ti)层
Figure C20051006392600121
左右、氮化钛(TiON)层左右。另外，本实施例使用Ti和TiN作为高熔点金属层36，但不限于Ti和TiN，也可以从Ti、TiW、TiN、Mo的组中选择使用至少一种或多种。其次，光蚀刻光电二极管2的受光区域上的高熔点金属层36。光蚀刻时遮光膜的端部接近开口部70C的端部直到掩膜对位精度的界限程度。具体地说，将遮光膜的端部沿开口部70C的整周从其端部后退约3um左右。
此时的蚀刻是干式蚀刻，气体使用BC13、C12和CH2F2。其次，如图1所示，堆积约
Figure C20051006392600123
的氮化硅膜37，光蚀刻光电二极管2d受光区域上的氮化硅膜37。这里的蚀刻是干式蚀刻，气体使用O2和CF4。然后，利用光刻法蚀刻光电二极管2的受光区域上的BPSG膜42、多晶硅膜43、减压TEOS膜41而使其开口。此时，在内侧形成开口部70C，其比蚀刻光电二极管的受光区域的TEOS膜31、SOG膜30、TEOS膜29而使其开口时的开口部70B小，使开口部70随着远离衬底4，开口面积逐渐增大，形成阶梯状，开口部70随着远离衬底4，开口面积逐渐增大，形成阶梯状，由此改善遮光膜的分步敷层。此时的BPSG膜42的蚀刻是干式蚀刻，气体使用O2和CHF3。多晶硅膜43的蚀刻是干式蚀刻，气体使用O2和CF4。减压TEOS膜41的蚀刻是湿式蚀刻，使用HF系的蚀刻液。
另外，在本实施例中是阶梯状地形成开口部，但也可以是垂直台阶。

Claims (2)

1、内装形成于半导体层上的光电二极管的光半导体集成电路装置的制造方法，其特征在于，包括：
层叠TEOS膜、SOG膜及TEOS膜以覆盖形成于所述半导体层上的第一配线层，从而形成平坦化的第一绝缘层的工序；
层叠TEOS膜、SOG膜及TEOS膜以覆盖形成于所述第一绝缘层上的第二配线层，从而形成平坦化的第二绝缘层的工序；
以所述第一绝缘层的开口部比形成于所述第二绝缘层的开口部小的方式，在所述光电二极管的受光区域上的第一、第二绝缘层形成阶梯状开口部的开设开口部的工序；
从所述第二绝缘层的上面开始，经由所述开口部在所述第二绝缘层和第一绝缘层的侧壁上作为遮光膜覆盖高熔点金属层的工序；
所述第一绝缘层和所述第二绝缘层是TEOS膜、SOG膜及TEOS膜层叠而构成的绝缘层。
2、如权利要求1所述的光半导体集成电路装置的制造方法，其特征在于，所述遮光膜具有从Ti、TiW、TiN、Mo的组中至少选择一种或多种构成的高熔点金属层。
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