CN100521233C - 双极型晶体管 - Google Patents
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Abstract
本发明涉及一种双极型晶体管(10)，通过优化布图，使基极—集电极电容和集电极电阻的乘积减小，因此能提高这些重要的晶体管参数。双极型晶体管(10)包括几个发射极元件组成的发射极(E)(22，25，26)，几个基极接头(B)(40，41)和几个集电极接头(C)(50)。所述元件按照规定的顺序设置，以形成晶体管布图。根据本发明该发射极(20)有至少一个闭合区(21)，该发射极区(21)界定至少一个内部发射极区域(27)，它可分成几个子区域(28)。至少一个基极接头(41)设置在发射极内部区域(27)中。至少一个基极接头(40)和集电极接头(50)设置在发射极区(21)的外部。
Description
技术领域
本发明涉及一种双极型晶体管。
背景技术
双极型晶体管通常包括两个邻近并列设置的半导体晶体中的半导体pn结。它是在两个n型掺杂区之间形成一个p型掺杂区而形成的npn晶体管，或者在两个p型掺杂区之间形成一个n型掺杂区而形成的pnp晶体管。这三个不同的掺杂区形成了发射极(E)、基极(B)和集电极(C)。它可用各种方式和方法安装，双极型晶体管与所述单个晶体管之间的差别是，它安装在导电板上规定的外壳中，与同一半导体衬底上的其它半导体元件一起构成所述的集成晶体管。
除了涉及晶体管临界频率的跃迁频率外，基极电阻和基极-集电极电容也是晶体管的重要参数，其它的重要参数例如有：最大振荡频率、功率放大率、最小噪音量、栅极延迟时间以及其他类似的参数。
所以适用如下方法：
其中，fmax代表最大振荡频率，fT代表跃迁频率，RB代表基极电阻和CBC代表基极-集电极电容。
跃迁频率主要取决于晶体管有源区中的掺杂物分布形状。乘积RB*CBC由称作几何结构的晶体管布图决定。
现有的双极型晶体管，例如名为硅微波晶体管(Silizium-Mikrowellen-Transistoren)常常用于晶体管的布图，如图1中所示。这样的双极型晶体管包括至少一个由一个或几个发射极元件构成的发射极，一个或几个基极接头和一个或几个集电极接头。该至少一个发射极、至少一个基极接头和至少一个集电极接头按规定顺序互相连接构成晶体管布图。
如图1所示，该发射极(E)为条形的，发射极条宽度为印刷板所能达到的最小宽度，这能使其具有很小的基极电阻。为把所有的基极电阻减小到最低，可用两个基极条(B)围绕发射极条。在大多数情况下，人们采用两个发射极条，所以只需要三个(而非四个)基极条，因为中间的基极接头可以应用于两个发射极条。集电极接头(C)设置在基极接头的外侧。
下面将描述晶体管布图通过使用最小的印刷板宽度而使基极电阻达到最小。
通过发射极条的延长部分使基极电阻减小，因为基极电阻与l/lE成正比，lE是发射极长度。可是基极-集电极电容CBC与发射极长度lE成正比，所以乘积RB*CBC的近似值与发射极的长度lE无关。
公知的双极型晶体管要求合适的发射极面积，即在应用中，双极型晶体管总是要求希望的电流量。
这种公知的双极型晶体管可以采用所谓的自调整双-多晶硅工艺。
发明内容
在现有技术的基础上，本发明的目的在于，通过最佳的晶体管布图来获得相关的双极性晶体管参数。
根据本发明的一种双极型晶体管，包括：一个或多个由一个或多个发射极元件构成的发射极，该发射极含有至少一个闭合的发射极区，该一个或多个发射极区界定一个或多个发射极内部区域；两个或多个基极接头；和一个或多个集电极接头；所述晶体管被构造为使得：该一个或多个发射极、两个或多个基极接头和一个或多个集电极接头被设置为组成该晶体管布图；该一个或多个基极接头设置在该发射极内部区域的内部，并且一个或多个另外的基极接头以及该一个或多个集电极接头设置在该发射极区的外侧；并且，所述晶体管的特征在于，在该发射极和该集电极接头之间没有专用的基极接头；并且在该发射极和该集电极接头之间的基极连接，采用基极多晶硅材料。
本发明的双极型晶体管，具有由至少一个或多个发射极元件构成的发射极，一个或几个基极接头和一个或几个集电极接头。该至少一个发射极、至少一个基极接头和至少一个集电极接头按最佳的顺序设置以形成该晶体管布图。本发明的双极型晶体管，发射极至少形成一个闭合的区域，该发射极区界定至少一个发射极内部区域，两个或多个基极接头设置在它上面，且至少另一个基极接头和至少一个集电极接头设置在发射极区的外侧。
通过相同的设计规则(Design-Regeln)(称作相同的技术要求)，应用本发明可以形成最佳的晶体管结构，它与图1中所描述的现有的晶体管布图相比，可获得更小的乘积RB*CBC。因此，该改善得到了双极型晶体管的特性。具体地说，按本发明可以明显地改善双极型晶体管的高频特性有最大振荡频率和更小的噪声。
本发明的双极型晶体管同现有的双极型晶体管相比区别在于，它不是用来解决最小基极电阻RB的问题，而是要达到最佳的乘积RB*CBC。虽然它也可以达到很小的基极电阻RB以及更小的基极-集电极电容CBC，但是在其他部分没有更详细的说明。
与现有的晶体管布图的差别是，它界定至少一个闭合的发射极区域，这就意味着该发射极具有至少一个常用构件，这个常用构件形成或包含至少一个基极内部区域(Emitter-Innenraum)。至少一个基极接头设置在这个发射极内部区域中。
本发明不仅仅局限于本发明中的发射极区的确定构成方式，将结合附图进一步说明其他的实施方式。
本发明的双极型晶体管其它的优选实施方式将由从属权利要求提出。
有利的是，该发射极区可形成两个或多个发射极元件，它们互相连接构成该闭合的发射极区。
该发射极区形成两个或多个条形的发射极元件，它们相互平行隔开。此外，该条形发射极元件与外部发射极板在各个自由端相互联接。当发射极区设有多个条形发射极元件时，与它数目相同的子元件构成该外部发射极板，并且，这些子元件在整个布图中构成该外部发射极板。与现有的晶体管布图的差别是，不是仅仅由条形发射极直接连接，而是通过中间板来连接两个发射极板。
在另一实施方式中，在上述两个外部发射极板之间至少有一个其它的发射极板，这个内部发射极板设置在两个条形发射极元件之间，并与它们相互连接。因此，可界定两个或多个的子区域。因此当发射极区上仅有一个内部发射极板时，它的形状为“8字型”。本发明中，没有限定内部发射极的确切的数目。当应用多个条形发射极元件时，与它数目相同的发射极元件构成该内部发射极板。
在各个发射极板之间分别设置基极接头。这就是说，该基极接头可以按规定顺序设置在一个或多个子区域上。
选择表面长度和可选的内部发射极板以及条形发射极元件之间的分隔距离，本发明进行了非常精细的选择，所以，它遵循使基极接头达到最小尺寸的设计原则。
优选方式为该发射极由两个或多个的封闭发射极区组合而成。
更有利的是，可以在该发射极区外设置至少两个条形基极接头和/或两个条形集电极接头。
该条形基极接头可以设置成相互平行且与外部发射极板相互间隔开。
这也说明，该条形集电极接头也是相互平行且与条形发射极元件隔开的。
在后面进一步描述采用上述基极接头和/或集电极接头的结构。
另一优选方式为至少一个发射极可以包围或紧连一个第一金属层。
在另一实施方式中，至少一个基极接头上可以设置第二金属层，该第二金属层与第一金属层表面隔开，并与第一金属层平行。
下面举例说明，当发射极封闭在第一金属层中时，该基极接头在第二金属层中向上延伸并且在第二金属层中经过发射极板向上和下延伸到各自的接触区。采用这两个金属层，同现有的双极型晶体管相比，并没有增加额外的费用，因为通过这两个金属层可以实现与发射极、基极和集电极的接触，也可以实现在所述的焊盘设置接头。
另一优选方式为，在至少一个发射极和至少一个集电极接头之间的基极端采用基极多晶硅材料。这个基极端在双极型晶体管中有控制电极的功能。该基极端可以作为电流转换器来控制电流从发射极流向集电极。本发明中的双极型晶体管在发射极和至少一个集电极接头之间没有更多的专用的基极接头，这与现有的双极型晶体管不同。发射极和集电极接头之间的基极端采用基极多晶硅材料。
特别有利的是，上述材料可采用硅化物。与此同时，也可使双极型晶体管很经济。与多晶硅材料相比阻挡层采用硅材料，在发射极和集电极接头之间非接近金属接头处可以形成有更低电阻的基极端。
本发明中的双极型晶体管同采用同样大小发射极面积的现有的晶体管设计相比，具有更大的电流量，更紧密的结构以及更小的基极-集电极电容CBC。此外，集电极电阻RC将减小，以及发射极与集电极接头之间不用基极接头分隔开。因此，同样的设计将会使本发明中的晶体管的面积减小40％。
通过另一种模拟实验评估本发明中的双极型晶体管的布图方式对基极电阻RB、基极-集电极电容CBC的影响，该实验结果用表1表示：
表1
| 类型 | R<sub>B</sub>[Ω] | C<sub>BC</sub>[fF] | R<sub>B</sub>*C<sub>BC</sub>[fs] |
| 标准的 | 22.1 | 37.3 | 824 |
| 标准硅化物 | 20.8 | 37.3 | 776 |
| 新布图 | 25.2 | 23.8 | 600 |
| 新硅化物布图 | 21.2 | 23.8 | 605 |
表1列出基极电阻RB、基极集电极电容CBC以及乘积RB*CBC的计算值，该值是针对现有技术中的以及本发明中的晶体管设计来计算的，两晶体管的发射极面积均为10μm2。表1中现有技术中的情况用“标准的”表示，现有技术中采用基极多晶硅硅化物情况用“标准硅化物”表示，本发明中的情况用“新布图”表示，本发明中采用基极多晶硅硅化物情况用“新硅化物布图”表示。
均没有采用硅化物的本发明中的双极型晶体管布图与现有技术中的晶体管布图相比，乘积RB*CBC将降低27％，而两者均采用硅化物结构则乘积RB*CBC降低将大于35％。
总之，采用本发明的双极型晶体管布图将能获得更好的性能。首先，乘积RB*CBC明显减小。其次，集电极电阻RC也将减小。另外，本发明中的双极型晶体管可以有更高的跃迁频率、最大振荡频率和更小的噪音。再者，集电极基极电容和功率损耗都将减小。再者，本发明中的双极型晶体管需占更少的面积，所以单位面积上可设置更多的晶体管，这将会使整个成本降低。即采用这种布图方式，可以实现更优的、完全合适的花费。再者，工艺模块不再是必不可少的了。最后，本发明中采用双极工艺的双极型晶体管有很多的用途，所以它将具有很大的市场份额。
更有利的是，本发明中的双极型晶体管为微波晶体管。但是，本发明并不局限于这几种双极型晶体管类型，它可采用其他的适用的电路。
附图说明
下面结合附图所示的实施例详细说明本发明，附图中：
图1是现有技术双极型晶体管的布图示意图；
图2是按照本发明的晶体管的第一实施例布图的示意图；
图3是按照本发明的晶体管的另一实施例布图的示意图；
图4是按照本发明的晶体管的另一实施例布图示意图；
图5仍是按照本发明中的晶体管的另一实施例布图的示意图；
图6a和6b是根据图1示出的现有技术中的晶体管的实际等比例尺寸图(图6a)和根据图2所示出的本发明的晶体管的实际等比例尺寸图(图6b)，它们具有相同的发射极面积，它称作相同的电流量。
具体实施方式
图1中的双极型晶体管是由几个单独的硅微波晶体管组合而成。该双极型晶体管10是按现有设置方式构成的。该双极型晶体管10包括由两个条形发射极元件构成的发射极。每个发射极条22的宽度为印刷板所能达到的最小的宽度。为了把双极型晶体管的基极电阻降到最低，每个发射极元件22由两个基极接头(B)40所围绕。如图1所示有两个条形发射极元件22，所以需要有三个而非四个条形基极接头40。因为，中间的基极接头可以应用于两个发射极元件22上。基极接头40的外表面上再分别固定两个条形集电极接头(C)50。
优选的双极型晶体管布图方式，如前面所提到的本发明中的双极型晶体管10的布图方式，将在附图2中表示。
该双极型晶体管10包括一个发射极(E)20，该发射极由两个条形发射极元件22构成，两个条形发射极元件22设置成相互平行且相互隔开。在自由端23、24处，条形发射极元件22与外部发射极板25相互连接。因此，发射极20形成闭合的发射极区21，该发射极区又界定出发射极内部区域27。
在两个外部发射极板25中间，是另一个条形发射极板26，它与两个条形发射极元件22相连接。这个附加的内部发射极板26把发射极内部区域27分成两个子区域28，使该发射极20形成“8字型”。
在发射极板25、26中间的部分被称作子区域28，它上面设置基极接头(B1，B2)41。把条形发射极元件22间隔开的部分被称作表面内部发射极条25、26，这些条都如此小地选择。这样的设计可以使在子区域28中的基极接头41具有最小的电容。
在闭合的发射极区21之外，设置两个条形基极接头(B)40与外部发射极板25相互平行且相互隔开。同时在闭合的发射极区21之外，也设置两个条形集电极接头(C)51与发射极元件22相互平行且相互隔开。
发射极20形成在第一金属层中，基极接头40、41在第二金属层中向上延伸，该基极接点在第二金属层中然后能够在发射极板25，26上延伸到各自的接触区。
对照图1和图2，在图2所示的本发明中的双极型晶体管布图中，在发射极20和集电极接头50之间没有更多的、专用的基极接头。基极引线在这个位置，它采用基极多晶硅材料，且最好采用硅化物。
如图2所示，本发明中的双极型晶体管与图1中所示的具有相同发射极面积的晶体管布图方式相比，它具有相同的电流量，本发明中的双极型晶体管具有更紧密的结构并具有更小的基极-集电极电容。此外，由于发射极20和集电极接头50不是经过基极接头而分开的，所以集电极电阻将减小。
图6a和6b清楚地表示条形双极型晶体管的布图的缩小示意图，在图6a中表示。与图1示出的现有技术中的双极型晶体管10相应的实际等比例尺寸。图6b则是与图2中的本发明中的双极型晶体管10相应的实际等比例尺寸。
通过直接对比图6a和6b，在相同的设计规则时通过布图优化，对于各自相同大小的发射极面积，该晶体管面积减小了约40％。
图3所示为双极型晶体管10的实施例布图示意图。图3所示的基础结构和两个条形基极接头40和集电极接头50置于发射极20两侧的结构与图2中示出的双极型晶体管相对应。这里可以同时参阅图2以避免重复描述。
图3和图2所示的双极型晶体管的区别在于，图3中的双极型晶体管有两个以上的发射极板26。因此，同样会有发射极内部区域27两个以上的子区域28。其中，子区域的具体的个数可以任意选定，也可以根据具体应用中的需要选定。值得强调的是，在其它的变形中，设置在子区域28上的基极接头41并不像图3中示出的基极接头(B1、B2、...Bn)41那样只单独排成一列。
图4所示为本发明的双极型晶体管10的另一实施例布图，该双极型晶体管10中的发射极(E)20形成一个闭合的发射极区21。它与其它的实施例布图的区别在于该闭合发射极区21设置有两个以上的条形发射极元件22，它们相互平行且相互隔开。制造该闭合的发射极区21时，单个发射极板21与设置在外部发射极板上的部件25a通过各自的自由端23、24连接在一起。
在外部发射极板25上分开设置的部件25a之间固定部件26a，它也设置在内部发射极板26上。在图4示出的实施例布图中，只有一个内部发射极板26，所以该闭合发射极区21在内部发射极区域27中界定出两行且任意列数的子区域28。在图3示出的基础能量上，同样可以任意增加列数。
在图4的实施例布图中，采用任意列数的子区域28，它上面设置有任意数的基极接头(B11，B12，...B1n，B21，B22，...B2n)。
两个条形基极接头(B)40分别置于发射极板25的两侧，两个条形集电极接头(C)50分别在条形发射极元件22两侧。
图5表示双极型晶体管10的又一实施例布图，任意数目的闭合发射极区(E1，E2，...E3)21按彼此相邻的顺序排列构成该发射极(E)20。每一个发射极区21可以是图2中示出的那样，也可以是其他的结构。在每一个发射极区21的外部发射极板25的外侧，有条形基极接头(B)40分别置于它的两侧。在每个发射极区21的条形发射极元件22的外侧，有条形集电极接头(C)50置于它的两侧。在每两个发射极区21之间，仅有一个集电极接头50把它们隔开。所以该发射极20共包括n个闭合发射极区(E1，E2，...En)和n+1个集电极接头(C1，C2，...Cn，Cn+1)50。
Claims (10)
1.一种双极型晶体管，包括：
一个或多个由两个或多个发射极元件构成的发射极，由该两个或多个发射极元件和至少两个外部发射极板构成的至少一个闭合的发射极区，该一个或多个发射极区界定一个或多个发射极内部区域；
两个或多个基极接头；和
一个或多个集电极接头；
所述晶体管被构造为使得：
该一个或多个发射极、两个或多个基极接头和一个或多个集电极接头被设置为组成该晶体管布图；
该一个或多个基极接头设置在该发射极内部区域的内部，并且一个或多个另外的基极接头以及该一个或多个集电极接头设置在该发射极区的外侧；并且
所述晶体管的特征在于，
在该发射极和该集电极接头之间没有专用的基极接头；并且在该发射极和该集电极接头之间的基极连接，采用基极多晶硅材料。
2.根据权利要求1的双极型晶体管，其中，所述两个或多个发射极元件互相连接。
3.根据权利要求2的双极型晶体管，其中：
所述两个或多个发射极元件是互相平行且相互隔开的条形发射极元件；以及
所述条形发射极元件经该至少两个外部发射极板在该条形发射极元件各自的自由端互相连接。
4.根据权利要求3的双极型晶体管，其中，在两个外部发射极板之间设置用于连接两个条形发射极元件的一个或多个另外的内部发射极板，通过该内部发射极板将所述发射极内部区域分成两个或多个子区域。
5.根据权利要求4的双极型晶体管，其中，还包括设置在一个或多个所述子区域的每一个子区域中的一个基极接头。
6.根据权利要求1的双极型晶体管，其中，a)所述两个或多个基极接头是条形基极接头，和/或b)所述一个或多个集电极接头设置在所述发射极区的外侧，其中所述一个或多个集电极接头是条形集电极接头。
7.根据权利要求6的双极型晶体管，其中，所述条形集电极接头与相互平行且相互隔开的所述两个或多个发射极元件相互平行且相互隔开，其中所述发射极元件是条形发射极元件。
8.根据权利要求1的双极型晶体管，其中，所述一个或多个发射极被构造为在一个第一金属层中是可连接的。
9.根据权利要求8的双极型晶体管，其中，所述两个或多个基极接头被构造为延伸到与所述第一金属层平行并且隔开的一个第二金属层中。
10.根据权利要求1的双极型晶体管，其中，该基极多晶硅材料为硅化物。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107316900A (zh) * | 2016-04-27 | 2017-11-03 | 联华电子股份有限公司 | 双载流子接面晶体管布局结构 |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10318422B4 (de) * | 2003-04-23 | 2006-08-10 | Infineon Technologies Ag | Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben |
| KR100819558B1 (ko) | 2006-09-04 | 2008-04-07 | 삼성전자주식회사 | 반도체 저항소자들 및 그의 형성방법들 |
| US7439608B2 (en) * | 2006-09-22 | 2008-10-21 | Intel Corporation | Symmetric bipolar junction transistor design for deep sub-micron fabrication processes |
| JP5497997B2 (ja) * | 2008-06-05 | 2014-05-21 | ルネサスエレクトロニクス株式会社 | Ｅｓｄ保護回路及び半導体装置 |
| US8020128B2 (en) | 2009-06-29 | 2011-09-13 | International Business Machines Corporation | Scaling of bipolar transistors |
| US9224496B2 (en) | 2010-08-11 | 2015-12-29 | Shine C. Chung | Circuit and system of aggregated area anti-fuse in CMOS processes |
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| US10249379B2 (en) | 2010-08-20 | 2019-04-02 | Attopsemi Technology Co., Ltd | One-time programmable devices having program selector for electrical fuses with extended area |
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| US9496033B2 (en) | 2010-08-20 | 2016-11-15 | Attopsemi Technology Co., Ltd | Method and system of programmable resistive devices with read capability using a low supply voltage |
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| US9019791B2 (en) | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
| US8913449B2 (en) | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
| US8923085B2 (en) | 2010-11-03 | 2014-12-30 | Shine C. Chung | Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access |
| US8988965B2 (en) | 2010-11-03 | 2015-03-24 | Shine C. Chung | Low-pin-count non-volatile memory interface |
| CN102544011A (zh) | 2010-12-08 | 2012-07-04 | 庄建祥 | 反熔丝存储器及电子系统 |
| US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
| US8848423B2 (en) | 2011-02-14 | 2014-09-30 | Shine C. Chung | Circuit and system of using FinFET for building programmable resistive devices |
| US10192615B2 (en) | 2011-02-14 | 2019-01-29 | Attopsemi Technology Co., Ltd | One-time programmable devices having a semiconductor fin structure with a divided active region |
| KR101300214B1 (ko) * | 2011-02-21 | 2013-08-26 | 충남대학교산학협력단 | 정합 특성이 개선된 쌍극성 접합 트랜지스터 |
| US8912576B2 (en) | 2011-11-15 | 2014-12-16 | Shine C. Chung | Structures and techniques for using semiconductor body to construct bipolar junction transistors |
| US9136261B2 (en) | 2011-11-15 | 2015-09-15 | Shine C. Chung | Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection |
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| US8917533B2 (en) | 2012-02-06 | 2014-12-23 | Shine C. Chung | Circuit and system for testing a one-time programmable (OTP) memory |
| US8861249B2 (en) | 2012-02-06 | 2014-10-14 | Shine C. Chung | Circuit and system of a low density one-time programmable memory |
| US9076526B2 (en) | 2012-09-10 | 2015-07-07 | Shine C. Chung | OTP memories functioning as an MTP memory |
| US9183897B2 (en) | 2012-09-30 | 2015-11-10 | Shine C. Chung | Circuits and methods of a self-timed high speed SRAM |
| US9324447B2 (en) | 2012-11-20 | 2016-04-26 | Shine C. Chung | Circuit and system for concurrently programming multiple bits of OTP memory devices |
| US9412473B2 (en) | 2014-06-16 | 2016-08-09 | Shine C. Chung | System and method of a novel redundancy scheme for OTP |
| US9312371B2 (en) * | 2014-07-24 | 2016-04-12 | Globalfoundries Inc. | Bipolar junction transistors and methods of fabrication |
| US10726914B2 (en) | 2017-04-14 | 2020-07-28 | Attopsemi Technology Co. Ltd | Programmable resistive memories with low power read operation and novel sensing scheme |
| US11615859B2 (en) | 2017-04-14 | 2023-03-28 | Attopsemi Technology Co., Ltd | One-time programmable memories with ultra-low power read operation and novel sensing scheme |
| US11062786B2 (en) | 2017-04-14 | 2021-07-13 | Attopsemi Technology Co., Ltd | One-time programmable memories with low power read operation and novel sensing scheme |
| US10535413B2 (en) | 2017-04-14 | 2020-01-14 | Attopsemi Technology Co., Ltd | Low power read operation for programmable resistive memories |
| US10770160B2 (en) | 2017-11-30 | 2020-09-08 | Attopsemi Technology Co., Ltd | Programmable resistive memory formed by bit slices from a standard cell library |
| US20190181251A1 (en) * | 2017-12-07 | 2019-06-13 | Qualcomm Incorporated | Mesh structure for heterojunction bipolar transistors for rf applications |
| US10811497B2 (en) | 2018-04-17 | 2020-10-20 | Silanna Asia Pte Ltd | Tiled lateral BJT |
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| EP4386856A4 (en) * | 2021-10-28 | 2024-10-16 | Huawei Tech Co Ltd | FIN JUNCTION BIPOLAR TRANSISTOR AND PREPARATION METHOD, AND ELECTRONIC DEVICE |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3922706A (en) | 1965-07-31 | 1975-11-25 | Telefunken Patent | Transistor having emitter with high circumference-surface area ratio |
| DE1281036B (de) * | 1965-07-31 | 1968-10-24 | Telefunken Patent | Transistor und Verfahren zu seiner Herstellung |
| JPS60165759A (ja) * | 1984-02-07 | 1985-08-28 | Nippon Denso Co Ltd | 集積回路素子 |
| JPH0611052B2 (ja) * | 1984-07-18 | 1994-02-09 | 三洋電機株式会社 | トランジスタ |
| US5341020A (en) * | 1991-04-12 | 1994-08-23 | Sanken Electric Co., Ltd. | Integrated multicellular transistor chip for power switching applications |
| EP0608999B1 (en) * | 1993-01-29 | 1997-03-26 | National Semiconductor Corporation | Bipolar transistors and methods for fabrication thereof |
| US5455449A (en) | 1994-06-30 | 1995-10-03 | National Semiconductor Corporation | Offset lattice bipolar transistor architecture |
| WO1997024757A1 (en) * | 1995-12-28 | 1997-07-10 | Philips Electronics N.V. | A method of manufacturing a self-aligned vertical bipolar transistor on an soi |
| JP2000100826A (ja) * | 1998-09-28 | 2000-04-07 | Rohm Co Ltd | パワートランジスタ及びそれを用いた半導体集積回路装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107316900A (zh) * | 2016-04-27 | 2017-11-03 | 联华电子股份有限公司 | 双载流子接面晶体管布局结构 |
| CN107316900B (zh) * | 2016-04-27 | 2022-05-03 | 联华电子股份有限公司 | 双载流子接面晶体管布局结构 |
Also Published As
| Publication number | Publication date |
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