CN100477234C - 薄膜晶体管阵列基板 - Google Patents

Abstract

一种薄膜晶体管阵列基板，其具有显示区以及非显示区。显示区内设置有多个像素单元、多条扫描线以及多条数据线，其中，数据线与扫描线与对应之像素单元电连接。非显示区内具有多个第一芯片接合区以及设置至少一条第一连接配线，且第一芯片接合区内设置多个扫描线端子以及多个第一焊垫。其中，扫描线端子会与对应之扫描线电连接。第一连接配线设置在相邻的两个第一芯片接合区之间，以使位于相邻的两个第一芯片接合区内的第一焊垫彼此电连接。并且，第一连接配线是由多层导电层所构成，而这些导电层是彼此电连接。

Description

薄膜晶体管阵列基板

技术领域

本发明涉及一种阵列基板，且特别涉及一种薄膜晶体管阵列基板。

背景技术

针对多媒体社会之飞速进步，多半受益于半导体元件或显示装置的飞跃性进步。就显示器而言，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性之薄膜晶体管液晶显示器(Thin FilmTransistor Liquid Crystal Display，TFT-LCD)已逐渐成为市场之主流。薄膜晶体管液晶显示器主要由薄膜晶体管阵列基板、彩色滤光基板和液晶层所构成，其中，薄膜晶体管阵列基板是以薄膜沉积、光刻及蚀刻等半导体工艺制造，而其工艺好坏会直接影响到液晶显示器显示画面的质量。以下，将配合附图叙述薄膜晶体管阵列基板的结构。

图1为公知之一种薄膜晶体管阵列基板的结构示意图。请参照图1，薄膜晶体管阵列基板100具有显示区110以及非显示区120，其中，显示区110为显示画面之区域，而非显示区120是用以设置驱动芯片以控制画面图像。在显示区110内，薄膜晶体管阵列基板100包括多个像素单元130、多条扫描线140以及多条数据线150。其中，像素单元130是用以显示图像单元，而扫描线140及数据线150与对应之像素单元130电连接，并用以传递信号至像素单元130。此外，非显示区120内具有多个第一芯片接合区122以及多个第二芯片接合区124。第一芯片接合区122内设置有多个扫描线端子142，此扫描线端子142会与对应之扫描线140电连接。类似地，第二芯片接合区124内设置有多个数据线端子(图中未表示)，此数据线端子会与对应之扫描线140电连接。当设置多个驱动芯片于第一芯片接合区122以及第二芯片接合区124后，驱动芯片便可以将信号传递至像素单元130。另外，第一芯片接合区122内设置有多个焊垫160，且在相邻的两个第一芯片接合区122之间设置多条连接配线170，以使相邻的两个第一芯片接合区122内的焊垫160彼此电连接。在公知技术中，连接配线170均由单层导电层所构成，详细说明如下。

图2A即是图1左侧之放大图，而图2B以及图2C分别为图2A沿着A-A’以及B-B’之剖面示意图。请参照图2A、图2B以及图2C，连接配线170形成于基板180上，以电连接相邻的两个第一芯片接合区122内的焊垫160。通常在连接配线170上会覆盖有介电层172，以保护连接配线170。

随着显示器尺寸愈做愈大，使得位于基板180两端的第一芯片接合区122之间的距离变大，因而造成连接配线170的长度变长及电阻值变大。研究结果显示，当连接配线170的电阻值过大时，会使显示器产生如带状不均匀(band mura)以及横条纹图像的情形，严重影响显示器的显示质量。此外，由于连接配线170只以单一导电层作为电连接之用，若在工艺中连接配线170发生脱落或断线，则会使得连接配线170失去其电连结的功能，导致无法传递信号进而无法显示图像。

发明内容

鉴于上述情况，本发明的目的就是提供一种薄膜晶体管阵列基板，而其具有较低电阻值的连接配线。

基于上述或其它目的，本发明提出一种薄膜晶体管阵列基板，其具有显示区以及非显示区，且在非显示区内具有多个第一芯片接合区以及多个第二芯片接合区。而此薄膜晶体管阵列基板包括多个像素单元、多条扫描线、多条数据线、多个扫描线端子、多个数据线端子、多个第一焊垫以及至少一条第一连接配线。其中，像素单元、扫描线以及数据线均设置于显示区内，而像素单元是用以显示图像单元，且数据线与扫描线与对应之像素单元电连接，用以传递信号至像素单元。扫描线端子设置在第一芯片接合区内，且每一扫描线端子与其中一条扫描线电连接。数据线端子设置在第二芯片接合区内，且每一数据线端子与其中一条数据线电连接。第一焊垫设置在第一芯片接合区内，且第一连接配线设置在相邻的两个第一芯片接合区之间，以使位于相邻的两个第一芯片接合区内的第一焊垫彼此电连接。其中，第一连接配线是由多层导电层所构成，且这些导电层是彼此电连接。

在本发明之一实施例中，薄膜晶体管阵列基板还包括多个第二焊垫，其中，第二焊垫设置在第二芯片接合区内。

在本发明之一实施例中，薄膜晶体管阵列基板还包括至少一条第二连接配线，而第二连接配线设置在相邻的两个第二芯片接合区之间，以使位于相邻的两个第二芯片接合区内的第二焊垫彼此电连接。其中，第二连接配线是由多层导电层所构成，且这些导电层是彼此电连接。

在本发明之一实施例中，薄膜晶体管阵列基板还包括至少一条第三连接配线，而第三连接配线设置在相邻的第一芯片接合区与第二芯片接合区之间，以使位于第一芯片接合区内的第一焊垫与位于第二芯片接合区内的第二焊垫电连接。其中，第三连接配线是由多层导电层所构成，且这些导电层是彼此电连接。

在本发明之一实施例中，构成第一连接配线的导电层之材质是选自铝、铜、钨、铬、其合金及其组合所组成之族群。

在本发明之一实施例中，相邻的两层导电层之间还包括有介电层，且在介电层中还例如包括形成有接触窗，以使相邻的两层导电层之间电连接。其中，接触窗之材质可与此两层导电层之上层导电层材质相同；亦可与此两层导电层之材质不相同。

在本发明之一实施例中，在形成有接触窗处为凹陷区。更进一步而言，薄膜晶体管阵列基板包括多个驱动芯片，其中，驱动芯片设置在第一芯片接合区，且卡置在凹陷区中。

本发明另提出一种薄膜晶体管阵列基板，其具有显示区以及非显示区，且在非显示区内具有多个第一芯片接合区以及多个第二芯片接合区。而此薄膜晶体管阵列基板包括多个像素单元、多条扫描线、多条数据线、多个扫描线端子、多个数据线端子、多个第二焊垫以及至少一条第二连接配线。其中，像素单元、扫描线及数据线均设置于显示区内，而像素单元是用以显示图像单元，且数据线与扫描线与对应之像素单元电连接，用以传递信号至像素单元。扫描线端子设置在第一芯片接合区内，且每一扫描线端子与其中一条扫描线电连接。数据线端子设置在第二芯片接合区内，且每一数据线端子与其中一条数据线电连接。第二焊垫设置在第二芯片接合区内，且第二连接配线设置在相邻的两个第二芯片接合区之间，以使位于相邻的两个第二芯片接合区内的上述这些第二焊垫彼此电连接。其中，第二连接配线是由多层导电层所构成，且这些导电层是彼此电连接。

在本发明之一实施例中，薄膜晶体管阵列基板还包括多个第一焊垫，其中，第一焊垫设置在第一芯片接合区内。

在本发明之一实施例中，薄膜晶体管阵列基板还包括至少一条第三连接配线，而第三连接配线设置在相邻的第一芯片接合区与第二芯片接合区之间，以使位于第一芯片接合区内的第一焊垫与位于第二芯片接合区内的第二焊垫电连接。其中，第三连接配线是由多层导电层所构成，且这些导电层是彼此电连接。

在本发明之一实施例中，构成第二连接配线的导电层之材质是选自铝、铜、钨、铬、其合金及其组合所组成之族群。

在本发明之一实施例中，相邻的两层导电层之间还包括有介电层，且在介电层中还包括形成有接触窗，以使相邻的两层导电层之间电连接。其中，接触窗之材质可与此两层导电层之上层导电层材质相同；亦可与此两层导电层之材质不相同。

在本发明之一实施例中，在形成有接触窗处为凹陷区。更进一步而言，薄膜晶体管阵列基板例如包括多个驱动芯片，其中，驱动芯片设置在第二芯片接合区，且卡置在凹陷区中。

上述之薄膜晶体管阵列基板中，第一连接配线、第二连接配线以及第三连接配线可以分别是由多层导电层所构成，因此可以降低其电阻值。此外，若在工艺中某一导电层发生断线，尚有其它导电层可以导通，而使这些连接配线仍得以保有其电连结的功能。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明之较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为公知之一种薄膜晶体管阵列基板的结构示意图。

图2A为图1左侧之放大图。

图2B及图2C分别为图2A沿着A-A’以及B-B’之剖面示意图。

图3A～3E为依照本发明之多个实施例之薄膜晶体管阵列基板示意图。

图4A为图3A中区域X之放大图。

图4B为图3B中区域Y之放大图。

图4C为图3C中区域Z之放大图。

图5A～5C为图4A之沿着A-A’、B-B’及C-C’之剖面示意图。

图6A～6C为图4A之沿着A-A’、B-B’及C-C’之剖面示意图。

图7A及7B为图4A之沿着A-A’及B-B’之剖面示意图。

主要元件标记说明

100：薄膜晶体管阵列基板

110：显示区

120：非显示区

122：第一芯片接合区

124：第二芯片接合区

130：像素单元

140：扫描线

142：扫描线端子

150：数据线

160：焊垫

170：连接配线

172：介电层

180：基板

200a～200e：薄膜晶体管阵列基板

210：显示区

220：非显示区

222：第一芯片接合区

224：第二芯片接合区

230：像素单元

240：扫描线

242：扫描线端子

250：数据线

252：数据线端子

260a：第一焊垫

260b：第二焊垫

270a：第一连接配线

272：第一导电层

274：第二导电层

276：介电层

276a：第一介电层

276b：第二介电层

276c、276d：接触窗

276c’、276d’：凹陷区

278：第三导电层

270b：第二连接配线

270c：第三连接配线

280：基板

具体实施方式

图3A为依照本发明之一实施例之一种薄膜晶体管阵列基板示意图。请参照图3A，薄膜晶体管阵列基板200a具有显示区210以及非显示区220。其中，显示区210可为显示画面之区域，而非显示区220可用以设置驱动芯片以控制画面图像。在显示区220内，薄膜晶体管阵列基板200包括多个像素单元230、多条扫描线240以及多条数据线250。像素单元230是用以显示图像单元，而扫描线240及数据线250与对应之像素单元230电连接，并用以传递信号至像素单元230。此外，非显示区220内具有多个第一芯片接合区222。图3A左侧之区域X的放大图如图4A所示。请参照图4A，第一芯片接合区222内设置有多个扫描线端子242，且每一扫描线端子242会与对应之扫描线240电连接。当配设多个驱动芯片于第一芯片接合区222后，驱动芯片便可将信号传递至像素单元230以控制图像画面。另外，第一芯片接合区222内设置有多个第一焊垫260a，且在相邻的两个第一芯片接合区222之间设置至少一条第一连接配线270a，以使相邻的两个第一芯片接合区222内的第一焊垫260a彼此电连接。其中，第一连接配线270a由多层导电层所构成，且这些导电层是彼此电连接。

图3B为依照本发明之另一实施例之一种薄膜晶体管阵列基板示意图。为方便说明，图3B与图3A中相同名称的构件，均以相同标记表示，且不再重复叙述。请参照图3B，薄膜晶体管阵列基板200b之非显示区220内具有多个第二芯片接合区224。图3B上侧之区域Y的放大图如图4B所示，请参照图4B，第二芯片接合区224内设置有多个数据线端子252，且每一数据线端子252会与对应之数据线250电连接。当配设多个驱动芯片于第二芯片接合区224后，驱动芯片便可以将信号传递至像素单元230以控制图像画面。此外，第二芯片接合区224内设置有多个第二焊垫260b，且在相邻的两个第二芯片接合区224之间设置至少一条第二连接配线270b，以使相邻的两个第二芯片接合区224内的第二焊垫260b彼此电连接。其中，第二连接配线270b由多层导电层所构成，且这些导电层是彼此电连接。

图3C为依照本发明之再一实施例之一种薄膜晶体管阵列基板示意图。为方便说明，图3C与图3A及图3B中相同名称的构件，均以相同标记表示，且不再重复叙述。请参照图3C所示，薄膜晶体管阵列基板200c于相邻的两个第一芯片接合区222之间设置如图4A所示之第一连接配线270a，且于相邻两个第二芯片接合区224之间设置如图4B所示之第二连接配线270b。此外，图3C左上侧之区域Z之放大图如图4C所示，请参照图4C，薄膜晶体管阵列基板200c还包括至少一条第三连接配线270c。第三连接配线270c设置在相邻的第一芯片接合区222与第二芯片接合区224之间，以使位于第一芯片接合区222内的第一焊垫260a与位于第二芯片接合区224内的第二焊垫260b电连接。其中，第三连接配线270c是由多层导电层所构成，且这些导电层是彼此电连接。

图3D及3E为依照本发明之另外两实施例之薄膜晶体管阵列基板示意图。为方便说明，图3D及3E与图3A、3B及3C中相同名称的构件，均以相同标记表示，且不再重复叙述。如图3D所示，薄膜晶体管阵列基板200d于相邻的两个第一芯片接合区222之间设置如图4A所示之第一连接配线270a，且于相邻的第一芯片接合区222与第二芯片接合区224之间设置如图4C所示之第三连接配线270c。而图3E所示薄膜晶体管阵列基板200e中，其于相邻的两个第二芯片接合区224之间设置如图4B所示之第二连接配线270b，且于相邻的第一芯片接合区222与第二芯片接合区224之间设置如图4C所示之第三连接配线270c。

在上述多个实施例中，薄膜晶体管阵列基板200a、200b、200c、200d及200e是单独或是搭配设置由多层导电层所构成之第一连接配线270a、第二连接配线270b或是第三连接配线270c。如此可降低连接配线之电阻值以解决因连接配线电阻值过大而造成显示器图像质量下降的问题。

以下将配合附图详加叙述连接配线之多层导电层结构。为方便说明，仅以第一连接配线为例说明，而第二连接配线以及第三连接配线亦可以相同方式实施。

图5A、5B及5C分别为图4A沿着A-A’、B-B’及C-C’之剖面示意图。请同时参照图5A及图5B，其中，第一连接配线270a形成于基板280上，并包括第一导电层272、第二导电层274以及介电层276。第一导电层272及第二导电层274之材质例如是选自铝、铜、钨、铬、其合金及其组合所组成之族群。介电层276位于第一导电层272及第二导电层274之间，且介电层276可还依形成先后顺序再细分为第一介电层276a以及第二介电层276b。此外，请参照图5C，在两层介电层276a、276b中还包括形成接触窗276c、276d，以使第一导电层272及第二导电层274电连接。接触窗276c、276d之形成方式包括先在第一介电层276a及第二介电层276b中形成接触窗开口(图中未表示)以暴露出第一导电层272，并且在第二介电层276b中形成另一接触窗开口(图中未表示)，暴露出第二导电层274。接着再沉积导电材料并使导电材料填入上述之接触窗开口中即形成接触窗276c、276d。

承上所述，由于第一导电层272及第二导电层274为并联形式之电连接，因此第一连接配线270a的电阻值会小于传统使用单一层导电层之连接配线的电阻值。因此，通过多层导线结构来降低第一连接配线270a的电阻值，得以解决显示器产生如带状不均匀(band mura)、横条纹图像的情形。此外，当工艺中第一导电层272发生断线，则尚还有第二导电层274可以作为电连接；或是第二导电层274发生断线，则尚还有第一导电层272可以作为电连接。如此，则可以大幅提高工艺合格率以降低生产成本。

值得一提的是，于上述接触窗276c、276d处因膜层高度断差，因而可形成凹陷区276c’、276d’，其可让驱动芯片(图中未表示)卡置于凹陷区276c’及276d’中。如此，可避免驱动芯片在接合时发生偏移之情形，而能更精确地将驱动芯片接合于薄膜晶体管阵列基板上。然而，上述实施例仅为本发明之第一连接配线的一种结构，并非用以限定第一连接配线只能采用上述结构，只要是以多层(至少两层)彼此电连接的导电层构成连接配线皆可达到本发明之目的。

图6A、6B及6C分别为图4A沿着A-A’、B-B’及C-C’之剖面示意图。请同时参照图6A及6B，其中，第一连接配线270a形成于基板280上，并包括第一导电层272、第二导电层274、介电层276以及第三导电层278。第一导电层272及第二导电层274之材质例如是选自铝、铜、钨、铬、其合金及其组合所组成之族群，且第三导电层278之材质例如为铟锡氧化物(ITO)。介电层276位于第一导电层272及第二导电层274之间，且介电层276可还依形成先后顺序再细分为第一介电层276a以及第二介电层276b。此外，请参照图6C，在两层介电层276a、276b中还包括形成接触窗276c、276d，以使第一导电层272、第二导电层274以及第三导电层278电连接。接触窗276c、276d之形成方式包括先在第一介电层276a及第二介电层276b中形成接触窗开口(图中未表示)以暴露出第一导电层272，并且在第二介电层276b中形成另一接触窗开口(图中未表示)，暴露出第二导电层274。接着沉积如铟锡氧化物之导电材料以形成第三导电层278，并使导电材料填入上述之接触窗开口即形成接触窗276c、276d。如此，接触窗276c即可同时使第一导电层272、第二导电层274以及第三导电层278电连接，且接触窗276c之材质与第三导电层278之材质相同，而不同于第一导电层272或第二导电层274之材质。

承上所述，由于第一导电层272、第二导电层274以及第三导电层278为并联形式之电连接，因此第一连接配线270a的电阻值会小于传统使用单一层导电层之连接配线的电阻值。因此，通过此多层导线结构来降低第一连接配线270a的电阻值，得以解决显示器产生如带状不均匀、横条纹图像的情形。此外，当工艺中任一导电层发生断线，则尚还有其它导电层可以作为电连接。如此，则可以大幅提高工艺合格率以降低生产成本。

图7A及7B分别为图4A沿着A-A’及B-B’之剖面示意图。请同时参照图7A及7B，其中，第一连接配线270a形成于基板280上，并包括第一导电层272、第二导电层274以及介电层276。第一导电层272及第二导电层274之材质例如是选自铝、铜、钨、铬、其合金及其组合所组成之族群，且介电层276位于第一导电层272及第二导电层274之间。介电层276中还包括形成接触窗276c，以使第一导电层272及第二导电层274电连接。接触窗之形成方式包括于形成第一导电层272以及介电层276后，在介电层276中形成接触窗开口(图中未表示)以暴露出第一导电层272。接着形成第二导电层274并使第二导电层274之导电材料填入上述接触窗开口以形成接触窗276c。如此，接触窗276c即可使第一导电层272以及第二导电层274电连接，且接触窗276c之材质与第二导电层274之材质相同。

综上所述，在本发明之薄膜晶体管阵列基板中，由于连接配线由多层导电层所构成，因此可以降低连接配线的电阻值而使显示器能有较佳的显示质量。此外，若在工艺中发生连接配线之任一导电层发生断线，则连接配线尚有其它导电层可作为电连接之用，而不致使此薄膜晶体管阵列基板为不合格产品，如此，可以提高工艺合格率以降低生产成本。另外，连接配线中的凹陷区设计，可以作为驱动芯片在接合时的一个固定位置，如此，可以防止驱动芯片滑动以提高其接合时之精确度。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种薄膜晶体管阵列基板，其具有显示区以及非显示区，且在该非显示区内具有多个第一芯片接合区以及多个第二芯片接合区，其特征是包括：

多个像素单元，位于该显示区内；

多条扫描线与多条数据线，设置于该显示区内，且上述这些数据线与上述这些扫描线与上述这些像素单元电连接；

多个扫描线端子，设置在上述这些第一芯片接合区内，且每一扫描线端子与上述这些扫描线中的一条扫描线电连接；

多个数据线端子，设置在上述这些第二芯片接合区内，且每一数据线端子与上述这些数据线中的一条数据线电连接；

多个第一焊垫，设置在上述这些第一芯片接合区内；以及

至少一条第一连接配线，设置在相邻的第一芯片接合区之间，以使相邻的第一芯片接合区内的上述这些第一焊垫彼此电连接，其中该第一连接配线是由多层导电层所构成，且上述这些导电层是彼此电连接。

2.根据权利要求1所述之薄膜晶体管阵列基板，其特征是还包括多个第二焊垫，设置在上述这些第二芯片接合区内。

3.根据权利要求2所述之薄膜晶体管阵列基板，其特征是还包括至少一条第二连接配线，设置在相邻的第二芯片接合区之间，以使位于相邻的第二芯片接合区内的上述这些第二焊垫彼此电连接，其中该第二连接配线是由多层导电层所构成，且上述这些导电层彼此电连接。

4.根据权利要求3所述之薄膜晶体管阵列基板，其特征是还包括至少一条第三连接配线，设置在相邻的该第一芯片接合区与该第二芯片接合区之间，以使位于该第一芯片接合区内的该第一焊垫与位于该第二芯片接合区内的该第二焊垫电连接，其中该第三连接配线是由多层导电层所构成，且上述这些导电层彼此电连接。

5.根据权利要求2所述之薄膜晶体管阵列基板，其特征是还包括至少一条第三连接配线，设置在相邻的该第一芯片接合区与该第二芯片接合区之间，以使位于该第一芯片接合区内的该第一焊垫与位于该第二芯片接合区内的该第二焊垫电连接，其中该第三连接配线是由多层导电层所构成，且上述这些导电层彼此电连接。

6.根据权利要求1所述之薄膜晶体管阵列基板，其特征是构成该第一连接配线的上述这些导电层之材质是选自铝、铜、钨、铬、其合金及其组合所组成之族群。

7.根据权利要求1所述之薄膜晶体管阵列基板，其特征是相邻的两层导电层之间还包括有介电层，且在该介电层中还包括形成接触窗，以使相邻的两层导电层之间电连接。

8.根据权利要求7所述之薄膜晶体管阵列基板，其特征是该接触窗之材质与该两层导电层之上层导电层材质相同。

9.根据权利要求7所述之薄膜晶体管阵列基板，其特征是该接触窗之材质与该两层导电层之材质不相同。

10.根据权利要求9所述之薄膜晶体管阵列基板，其特征是在形成有该接触窗处为凹陷区。

11.根据权利要求10所述之薄膜晶体管阵列基板，其特征是还包括多个驱动芯片，设置在上述这些第一芯片接合区，且该驱动芯片卡置在该凹陷区中。

12.一种薄膜晶体管阵列基板，其具有显示区以及非显示区，且在该非显示区内具有多个第一芯片接合区以及多个第二芯片接合区，其特征是包括：

多个像素单元，位于该显示区内；

多条扫描线与多条数据线，设置于该显示区内，且上述这些数据线与上述这些扫描线与上述这些像素单元电连接；

多个扫描线端子，设置在上述这些第一芯片接合区内，且每一扫描线端子与上述这些扫描线中的一条扫描线电连接；

多个数据线端子，设置在上述这些第二芯片接合区内，且每一数据线端子与上述这些数据线中的一条数据线电连接；

多个第二焊垫，设置在上述这些第二芯片接合区内；以及

至少一条第二连接配线，设置在相邻的两个第二芯片接合区之间，以使位于相邻的两个第二芯片接合区内的上述这些第二焊垫彼此电连接，其中该第二连接配线是由多层导电层所构成，且上述这些导电层彼此电连接。

13.根据权利要求12所述之薄膜晶体管阵列基板，其特征是还包括多个第一焊垫，设置在上述这些第一芯片接合区内。

14.根据权利要求13所述之薄膜晶体管阵列基板，其特征是还包括至少一条第三连接配线，设置在相邻的该第一芯片接合区与该第二芯片接合区之间，以使位于该第一芯片接合区内的该第一焊垫与位于该第二芯片接合区内的该第二焊垫电连接，其中该第三连接配线是由多层导电层所构成，且上述这些导电层彼此电连接。

15.根据权利要求12所述之薄膜晶体管阵列基板，其特征是构成该第二连接配线的上述这些导电层之材质是选自铝、铜、钨、铬、其合金及其组合所组成之族群。

16.根据权利要求12所述之薄膜晶体管阵列基板，其特征是相邻的两层导电层之间还包括有介电层，且在该介电层中还包括形成接触窗，以使相邻的两层导电层之间电连接。

17.根据权利要求16所述之薄膜晶体管阵列基板，其特征是该接触窗之材质与该两层导电层之上层导电层材质相同。

18.根据权利要求16所述之薄膜晶体管阵列基板，其特征是该接触窗之材质与该两层导电层之材质不相同。

19.根据权利要求18所述之薄膜晶体管阵列基板，其特征是在形成有该接触窗处为凹陷区。

20.根据权利要求19所述之薄膜晶体管阵列基板，其特征是还包括多个驱动芯片，设置在上述这些第二芯片接合区，且该驱动芯片卡置在该凹陷区中。

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