CN100458711C - 逻辑分析仪的资料撷取处理方法及其装置 - Google Patents

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Abstract

本发明为一种逻辑分析仪的资料撷取处理方法及其装置，于分析仪内包括有控制单元、存储单元及资料撷取装置，在资料撷取装置在接收到延迟时间的默认值后，即将此默认值储存到时间延迟电路的缓冲器内，之后，当时脉限定子信号进来时，即触发第一计数器的预先重置，将缓冲器里的默认值传送到第一计数器开始计数，而当第一计数器计数到默认值时，其时脉致能输出为低，即可得到一个完整的时脉致能信号。

Description

逻辑分析仪的资料撷取处理方法及其装置
技术领域
本发明涉及一种逻辑分析仪的资料撷取处理方法及其装置，尤指具有撷取完整的时脉致能信号的分析仪，且此分析仪亦可让使用者明白两个时脉致能信号之间有多少时间隔。
背景技术
按，现今在电子产品日益数字化的今日，传统的示波器已不足以量测动则8到16通道以上的信号，虽然线上模拟器(ICE)能解决很多数字化的问题，但真正时序问题乃无法由偏重软件开发导向的线上模拟器来处理，再加上线上模拟器专用于特定微电脑系统，因此逻辑分析仪乃成为数工程师们必备的量测仪器之一，它能把所需要的数据以很有条理的格式(Format)表示出来，使用者能很方便的将数字电路的动作过程显示在逻辑分析仪的屏幕上。
现今的逻辑分析仪有两种分析模式，一是异步模式(Asynchronous Mode)又称「时序分析」，它在屏幕上显示波形的方式和示波器十分相似。另一是同步模式(Synchronous Mode)又称为「状态分析」，它的取样时脉讯号即是由待测物所提供的，因而称为「同步」；由上可知，时序分析与状态分析所使用的取样时脉是不同的，在状态分析模式中，我们是以其中某一频道的讯号来当取样时脉(通常是待测物的时脉)，而取样时脉也可由数个频道的讯号组合而成，另使用者亦可在自己的待测电路上组合创造一个时脉讯号，再送入逻辑分析仪中当取样时脉，而在时序分析模式中，有两种不同的取样方式，第一种是「持续储存模式」，逻辑分析仪内部会有一个固定的取样时脉，它会持续地一直取样并存入存储器内；第二种是「转态式取样模式」，它可以让我们更有效地利用有限的存储器。在平常取样时它并不会存下资料，只有在每一次侦测到转态时才会存下转成的状态和距离上一次转态的时间，如当讯号的转态非常频繁时，可省下的存储器便不是很多，可是若讯号是由许多脉冲(Bursts)构成，且当中不转态的时间很长时，可提高的分辨率和省下的存储器就很可观了。
逻辑分析仪另一种有用的功能为限定子(Qualifier)，限定子有两种，一种称为触发限定子(Trigger Qualifier)，另一种称为时脉限定子(Clock Qualifier)，触发限定子的意义是必须有一个附加的条件，就是与字语辨认的条件同时发生时，触发才会发生，而触发限定子使得使用者可以在组合触发外再加一个额外的触发条件，时脉限定子能用来限制取样时脉，利用时脉限定子，使用者可以选择被储存进入存储器中的资料，省去不必要的资料占用存储器的空间，这个方法可有效的利用存储器的容量，如图1、2、3所示，为现有技术用的电路方块图、资料撷取装置的电路示意图及波形示意图，可由图中得知，分析仪A10内包括有控制电路A11及存储器A12(如：SRAM)，俾使分析仪的控制电路A11于接收到由该待测物A30传送的检测数据资料时，将此检测数据资料储存到该存储器A12，令该存储器A12的记忆容量用完(存满)后，再将储存于该存储器A12中的检测数据资料，经由该传输界面A20传送到该计算机系统A40，并在计算机系统A40的屏幕上显示其检测结果；然而，其时脉输入(Clock)和时脉限定子(Clock Qualifier)输入为经过一个与门(AND)再输出，即可得到被限定后的时脉(Qualified Clock)，如此分析仪将利用此被限定后的时脉作为取样时脉，进而抓取想得到的资料，然而，与门是一种二进制系统的逻辑运算子，当两个时脉致能皆为高(Hi)时，其结果为高(Hi)，否则结果皆为低(Lo)此时，请参阅图3所示，可由其图中得知，虽然经过限定后所取得的资料已有减少，但是重要的ready信号却是没有办法取得，所以，上述现有技术用的在撷取被限定后的波形资料并不完整，其缺点为具有下列几点：
一、没办法让使用者看到限定后的完整的波形。
二、使用者无法得知两个取样时脉的时间差。
因此，有必要提供一种逻辑分析仪的资料撷取装置，以克服前面所述的缺点。
发明内容
本发明的主要目的是提供一种逻辑分析仪的资料撷取装置及处理方法，以克服先前技术的中的缺点。
根据本发明的一个方面，于逻辑分析仪的资料撷取处理方法及装置内包括有控制单元、存储单元及资料撷取装置，在资料撷取装置接收到时脉讯号和时脉限定子讯号时，可获得一被限定后的时脉，使控制单元可依此被限定后的时脉，进而抓取待测物中的检测数据资料，再将所抓取的检测数据储存到存储单元，再将储存于存储单元中的检测数据资料传送到计算机系统，并在计算机系统的屏幕上显示其检测结果；其步骤为：在资料撷取装置接收到延迟时间的默认值后，即可将该默认值储存到时间延迟电路的一缓冲器里，之后，当时脉限定子的信号进来时，即触发第一计数器的预先重置，将缓冲器里的默认值传送到第一计数器，其第一计数器开始计数，而当第一计数器计数到默认值时，此时时脉致能输出为低，如此即得到一个完整的时脉致能信号。
本发明的次要目的，在于一个完整的时脉致能结束时，此时会控制电路里的第二计数器的重置再开始计数，直到下一个时脉致能信号到来才停止计数，续将第二计数器里的数值储存在存储器里，并将其显示在屏幕上。
附图的简要说明
图1为现有技术用的电路方块图。
图2为现有技术用的资料撷取装置的电路示意图。
图3为现有技术的波形示意图。
图4为本发明的电路方块图。
图5为本发明资料撷取装置的电路图。
图6为本发明波形示意图。
图7为本发明另一实施例的电路方块图。
具体实施方式
请参阅图4所示，分析仪10内为包括有控制单元11、存储单元12(如：SRAM)及资料撷取装置13，俾使资料撷取装置13接收到时脉信号和时脉限定子信号时，可获得一被限定后的时脉(Qualified Clock)，并将被限定后的时脉传送到前述的控制单元11，前述控制单元11将依此被限定后的时脉作为取样时脉，进而抓取待测物30中的检测数据资料，再将所抓取的检测数据储存到该存储单元12，令该存储单元12的记忆容量于用完(存满)后，再将储存于该存储单元12中的检测数据资料，经由传输界面20传送到计算机系统40，并在计算机系统40的屏幕上显示其检测结果。
请参阅图4、图5所示，在获得一被限定后的时脉，亦即取样时脉时，为先由使用者利用资料撷取装置13中控制电路131将所要延迟的时间默认值存放在时间延迟电路132的缓冲器(Buffer)1321中，当一个或一个以上的待测物信号301进来时，使用者可经由触发组合逻辑电路133来选择是利用边缘触发或准位触发的方式来触发，再将待测物信号301经过组合逻辑电路，而输出一个时脉限定子信号来触发预先重置(Preset)，并使缓冲器1321里的默认值传送到第一计数器1322处，使第一计数器1322开始计数，此时时脉致能输出为高(Hi)，当第一计数器1322计数到默认值时，其时脉致能输出为低(Lo)，而获得一完整的时脉致能(Clock Enable)，再配合时脉输入，经过一与门(AND)134，如此，即可得到一被限定后的时脉，亦即取样时脉，在传送到前述的控制单元11，而可利用上述方式在时脉致能信号期间读取最完整的待测物30波形，不会导致某些波形没读取到，并且只有在时脉致能信号期间，逻辑分析仪10才会有取样时脉的输入，所以可以过滤使用者不想撷取的资料。
再者，当一个完整的时脉致能信号结束时，便会触发控制电路131里的第二计数器1312的重置(Reset)(清除为0)再开始计数，直到下一个时脉致能信号到来才停止计数，续将第二计数器1312里的数值储存在控制电路131的存储器1311里，而可利用储存在控制电路131的存储器1311里的第二计数器1312数值，将其数值显示在屏幕上，让使用者明白两个时脉致能信号之间有多少时间隔。
上述实施例中的与门(AND)134可以或门(OR)元件来替代。
请参阅图6所示，其一连串的时脉限定子在经过资料撷取装置13处理过后，可得到一个完整的时脉致能信号(C1、C2及C3)，并从图中亦可发现，只有当时脉致能信号存在时，才会有被限定后的时脉的输出，且重要的Ready信号也都全部撷取到；然而，在时脉致能信号中出现的TD(Time Delay)，其代表的是使用者所预设的时间延迟，而一连串的时脉限定子也是因为TD的关系，所以会变成一个完整的时脉致能信号；另外，在时脉致能信号中出现的T1，其所代表的是C1和C2两个时脉致能的时间隔。
请参阅图7所示，为本发明另一实施例的电路方块图，可由图中得知，分析仪10内包括有控制单元11、存储单元12(如：SRAM)及资料撷取装置13，俾使资料撷取装置13接收到时脉信号和时脉限定子信号时，可获得一被限定后的时脉，并将被限定后的时脉传送到前述的控制单元11，前述控制单元11将依此被限定后的时脉作为取样时脉，进而抓取待测物30中的检测数据资料，再将所抓取的检测数据储存到该存储单元12，续将存在存储单元12的检测数据资料填写至缓冲装置15，再将储存于该缓冲装置15中的检测数据资料，直接经由分析仪10内的显示装置14上显示其检测结果。
逻辑分析仪的资料撷取处理方法及其装置通过附图4-7做了限定，该逻辑分析仪的资料撷取处理方法及其装置所提供的功能在前面也做了进一步的讨论。
综上所述，本发明上述的逻辑分析仪的资料撷取处理方法及其装置于使用时，确时能达到其功效及目的，故本发明诚为一实用性优异的创作，实符合专利的申请要件，依法提出申请。

Claims (16)

1.一种逻辑分析仪的资料撷取处理方法，该分析仪内包括有控制单元、存储单元及资料撷取装置，而资料撷取装置接收到时脉信号和时脉限定子信号时，获得一被限定后的时脉，并使控制单元依此被限定后的时脉作为取样时脉，进而抓取待测物中的检测数据后且储存到存储单元，令该存储单元的记忆容量于用完后，再将存储单元中的检测数据资料传送到一计算机系统的屏幕上，显示该存储单元中检测数据资料的结果；其特征在于：
该分析仪的资料撷取装置在接收到设定延迟时间的默认值后，将此默认值储存到该资料撷取装置的一时间延迟电路的缓冲器内，当时脉限定子信号进入该时间延迟电路时，触发时间延迟电路内的一第一计数器的预先重置，将缓冲器里的默认值传送到第一计数器开始计数，此时，时脉致能输出为高，当第一计数器计数到默认值时，此时，时脉致能输出为低，得到一个完整的时脉致能信号。
2.如权利要求1所述的逻辑分析仪的资料撷取处理方法，其中于一个完整的时脉致能信号结束时，便会触发资料撷取装置的控制电路里的第二计数器的重置后再开始计数，直到下一个时脉致能信号到来才停止计数，然后将第二计数器里的数值储存在控制电路的存储器里，并将储存在存储器里的数值显示在该计算机系统的屏幕上。
3.如权利要求1所述的逻辑分析仪的资料撷取处理方法，其中只在时脉致能信号期间，逻辑分析仪才会有取样时脉的输入。
4.一种逻辑分析仪的资料撷取处理方法，该分析仪内包括有控制单元、存储单元、缓冲装置、显示装置及资料撷取装置，而资料撷取装置接收到时脉信号和时脉限定子信号时，获得一被限定后的时脉，并使控制单元依此被限定后的时脉作为取样时脉，进而抓取待测物中的检测数据后且储存到存储单元，令该存储单元的记忆容量于用完后，并将检测数据资料填写至缓冲装置，再将储存于该缓冲装置中的检测数据资料，直接由分析仪中的显示装置显示该检测数据资料的结果；其特征在于：
该分析仪的资料撷取装置在接收到设定延迟时间的默认值后，将此默认值储存到资料撷取装置的一时间延迟电路的缓冲器内，当时脉限定子信号进入该时间延迟电路时，触发该时间延迟电路的第一计数器的预先重置，将缓冲器里的默认值传送到第一计数器开始计数，此时，时脉致能输出为高，当第一计数器计数到默认值时，此时，时脉致能输出为低，得到一个完整的时脉致能信号。
5.如权利要求4所述的逻辑分析仪的资料撷取处理方法，其中于一个完整的时脉致能信号结束时，便会触发该资料撷取装置的控制电路里的第二计数器的重置后再开始计数，直到下一个时脉致能信号到来才停止计数，然后将第二计数器里的数值储存在控制电路的存储器里，并将储存在存储器里的数值显示在该逻辑分析仪中的显示装置上。
6.如权利要求5所述的逻辑分析仪的资料撷取处理方法，其中只有在时脉致能信号期间，逻辑分析仪才会有取样时脉的输入。
7.一种逻辑分析仪的资料撷取处理装置，该分析仪内包括有控制单元、存储单元及资料撷取装置，而资料撷取装置接收到时脉信号和时脉限定子信号时，获得一被限定后的时脉，且使控制单元依此被限定后的时脉作为取样时脉，进而抓取待测物中的检测数据后且储存到存储单元，该存储单元的记忆容量于用完后，再将存储单元中的检测数据资料传送到一计算机系统的屏幕上，显示该检测数据资料的结果，而该资料撷取装置中设有触发组合逻辑电路、控制电路、时间延迟电路及一门电路，该门电路接收时脉信号并输出被限定后的时脉信号，该门电路与该时间延迟电路的第一计数器连接；其中：
该触发组合逻辑电路选择待测物的信号为边缘触发或准位触发，待测物信号经过该触发组合逻辑电路，进而得到一时脉限定子信号，然后，再将时脉限定子信号传送至资料撷取装置的时间延迟电路的第一计数器中；
该资料撷取装置的控制电路接收设定延迟时间的默认值，并将默认值储存于控制电路的存储器中，并传送至时间延迟电路的缓冲器中；
该时间延迟电路中设有缓冲器及第一计数器，时脉限定子信号进入时间延迟电路时，触发第一计数器的预先重置，并将缓冲器里的延迟时间的默认值传送到第一计数器开始计数；
当第一计数器开始计数时，此时，门电路输出被限定后的时脉致能信号为高，当第一计数器计数到默认值时，此时，该门电路输出被限定后的时脉致能信号为低，这样得到一个完整的时脉致能信号。
8.如权利要求7所述的逻辑分析仪的资料撷取处理装置，其中该资料撷取装置的控制电路进一步设有一第二计数器，此第二计数器连接于该门电路与存储器之间，其中于一个完整的时脉致能信号结束时，便会触发资料撷取装置的控制电路里的第二计数器的重置后再开始计数，直到下一个时脉致能信号到来才停止计数，然后将第二计数器里的数值储存在控制电路的存储器里，并将储存在存储器里的数值显示在该计算机系统的屏幕上。
9.如权利要求7所述的逻辑分析仪的资料撷取处理装置，其中待测物信号输入触发组合逻辑电路，是一个或一个以上的输入信号。
10.如权利要求7所述的逻辑分析仪的资料撷取处理装置，其中该门电路为与门。
11.如权利要求7所述的逻辑分析仪的资料撷取处理装置，其中该门电路为或门。
12.一种逻辑分析仪的资料撷取处理装置，该逻辑分析仪内包括有控制单元、缓冲装置、显示装置、存储单元及资料撷取装置，而资料撷取装置接收到时脉信号和时脉限定子信号时，获得一被限定后的时脉，且使控制单元依此被限定后的时脉作为取样时脉，进而抓取待测物中的检测数据后，且储存到存储单元，该存储单元的记忆容量于用完后，然后将存在存储单元的检测数据资料填写至缓冲装置，再将储存于该缓冲装置中的检测数据资料，直接由逻辑分析仪中的显示装置显示该检测数据资料的结果，而该资料撷取装置中设有触发组合逻辑电路、控制电路、时间延迟电路及一门电路，该门电路接收时脉信号并输出被限定后的时脉信号，该门电路与该时间延迟电路的第一计数器连接；其中：
该触发组合逻辑电路选择待测物的信号为边缘触发或准位触发，待测物信号经过该触发组合逻辑电路，进而得到一时脉限定子信号，然后再将时脉限定子信号传送至该资料撷取装置的时间延迟电路的第一计数器中；
该资料撷取装置的控制电路接收设定延迟时间的默认值，并将默认值储存于控制电路的存储器中，并将默认值传送至时间延迟电路的缓冲器中；
该时间延迟电路中设有缓冲器及第一计数器，当时脉限定子信号进入该时间延迟电路时，触发第一计数器的预先重置，并将缓冲器里的延迟时间的默认值传送到第一计数器处开始计数；
当第一计数器开始计数时，此时，该门电路输出被限定后的时脉致能信号为高，当第一计数器计数到默认值时，此时，该门电路输出被限定后的时脉致能信号为低，这样得到一个完整的时脉致能信号。
13.如权利要求12所述的逻辑分析仪的资料撷取处理装置，其中该资料撷取装置的控制电路还设有一第二计数器，此第二计数器连接于该门电路与存储器之间，其中于一个完整的时脉致能信号结束时，便会触发该资料撷取装置的控制电路里的第二计数器的重置后再开始计数，直到下一个时脉致能信号到来才停止计数，然后将第二计数器里的数值储存在控制电路的存储器里，并将储存在存储器里的数值显示在该逻辑分析仪中的显示装置上。
14.如权利要求12所述的逻辑分析仪的资料撷取处理装置，其中待测物信号输入触发组合逻辑电路，是一个或一个以上的输入信号。
15.如权利要求12所述的逻辑分析仪的资料撷取处理装置，其中该门电路为与门。
16.如权利要求12所述的逻辑分析仪的资料撷取处理装置，其中该门电路为或门。
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