CN100448029C - 薄膜晶体管及其制造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 62
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 25
- 239000002184 metal Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 25
- 239000003054 catalyst Substances 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 15
- 239000013078 crystal Substances 0.000 claims description 59
- 238000002425 crystallisation Methods 0.000 claims description 29
- 230000008025 crystallization Effects 0.000 claims description 27
- 239000003863 metallic catalyst Substances 0.000 claims description 20
- 238000000137 annealing Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- 238000009413 insulation Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- 239000004973 liquid crystal related substance Substances 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 146
- 238000001069 Raman spectroscopy Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000012010 growth Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- 101100373011 Drosophila melanogaster wapl gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 210000004483 pasc Anatomy 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
- H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78651—Silicon transistors
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Abstract
提供一种薄膜晶体管及其制造方法。在薄膜晶体管中，在半导体层图案而不是在结区中存在晶种或晶粒边界。该法包括形成半导体层图案。该形成的半导体层图案，包括：在非晶硅层上形成和图案化第一覆盖层；在第一覆盖层图案上形成第二覆盖层；在第二覆盖层上形成金属催化剂层；扩散金属催化剂；以及结晶非晶硅层以形成多晶硅层。因此，可以阻止在结区中产生阱，从而获得改善的和均匀特性的器件。
Description
前后参照相关的申请
本申请要求2004年6月23日提交的韩国专利申请No.2004-47308的优先权，这里全部引入其公开部分作为参考。
发明领域
本发明涉及一种薄膜晶体管及其制造方法，更具体地说，一种薄膜晶体管及其制造方法，其在结区中不存在籽晶或晶粒边界。
现有技术
通常，多晶硅层作为用于薄膜晶体管的半导体层被广泛使用，因为其具有高场效应迁移率以及可在高速电路和CMOS电路中使用。使用多晶硅层的薄膜晶体管，通常在有源矩阵液晶显示器(AMLCD)的有源器件和有机发光二极管(OLED)的开关和驱动器件中使用。
这里，在薄膜晶体管中使用的多晶硅层可以通过直接沉积方法、高温退火法、激光退火法制造。激光退火法可以在低温工艺中使用并实现高场效应迁移率。然而，其需要高成本的激光装置，因此已广泛开发替代技术。
目前，因为结晶在比固相结晶法(SPC)低温和更短的时间中完成，所以，广泛开发用金属使非晶硅结晶的方法。金属结晶方法分成金属诱导结晶(MIC)法和金属诱导横向结晶(MILC)法。然而，即便用金属结晶法，由于金属污染引起薄膜晶体管器件的特性下降。
同时，为了减小金属量和制造高质量多晶硅层，通过高温处理、快速热退火或激光照明，并通过离子注入调整金属离子浓度来开发出制造高质量多晶硅层的方法。另外，为了使用金属诱导结晶法使多晶硅层表面平坦化，也开发了混合液相金属和粘性有机层，使用旋涂方法沉积薄膜，以及退火合成物的结晶方法。然而，即使采用上述结晶方法，大尺寸晶粒和晶粒均匀性仍然是问题，在多晶硅层其是关键。
为了解决上述问题，韩国专利申请No.2003-0060403中公开了使用覆盖层的结晶法制造多晶硅层的方法。该方法包括：在衬底上沉积非晶硅层；在非晶硅层上形成覆盖层；在覆盖层上沉积金属催化剂层；通过激光或加热，使金属催化剂层穿过覆盖层扩散到非晶硅层以形成晶种；以及通过晶种形成多晶硅层。因为，金属催化剂扩散通过覆盖层，所以，该方法避免了不必要的金属污染。
然而，通过上述方法制造的薄膜晶体管，因为形成包含许多结晶金属催化剂的晶种区而生成许多阱。因此，术语“阱”是一种缺陷，例如在半导体层中产生晶种或晶粒边界。因此，当在结区中存在阱时，薄膜晶体管的特性下降和不均匀。
发明概述
因此，本发明通过提供薄膜晶体管及其制造方法解决与常规器件有关的上述问题，其中图案化和结晶覆盖层使得在结区中不形成晶种或晶粒边界以改善薄膜晶体管的器件特性和获得均匀特性。
在依照本发明的实施例中，薄膜晶体管包括：衬底；在衬底上形成半导体层图案；在半导体层图案上形成栅绝缘层；在栅绝缘层上形成栅极，其中，在半导体层图案中而不是在结区中存在晶种或晶粒边界。因此，可避免在结区中产生阱，并且器件特性得到改善和一致。
半导体层图案中的晶种或晶粒边界可以存在于半导体层图案的有源区中。
结区为从结区到源区或漏区的1μm之内形成。在接触孔方向的结区的1到3μm之间形成晶种。此外，结区结晶比优选为0.7到0.9。
薄膜晶体管进一步包括在衬底和半导体层图案之间插入的缓冲层。缓冲层由氮化硅层或氧化硅层形成。
在液晶显示器或有机发光器件中使用薄膜晶体管。
在依照本发明的另一个实施例中，制造薄膜晶体管的方法包括：在衬底上形成非晶硅层；结晶和图案化非晶硅层以形成半导体层图案；在半导体层图案上形成栅绝缘层；在栅绝缘层上形成栅极，其中在半导体层图案而不是在结区中存在晶种或晶粒边界。
半导体层图案中的晶种或晶粒边界可以存在于半导体层图案的有源区中。
半导体层图案的形成包括：在非晶硅层上形成和图案化的第一覆盖层；在第一覆盖层图案上形成第二覆盖层；在第二覆盖层上形成金属催化剂层；扩散金属催化剂；结晶非晶硅层以形成多晶硅层。
图案化第一覆盖层，使得在接触孔方向自结区的1到3μm内形成晶种。
第一覆盖层图案和第二覆盖层可以由氮化硅层或氧化硅层形成。优选第一覆盖层图形比第二覆盖层更厚或具有更高的密度。
通过PECVD方法可以形成第一覆盖层和第二覆盖层。金属催化剂优选由镍(Ni)形成。通过CVD或溅射法形成金属催化剂层。
通过退火工艺进行金属催化剂的扩散。优选在200到700℃的温度下进行退火处理。通过退火工艺使非晶硅层结晶。退火工艺优选在400到1000℃的温度下进行。
通过退火，金属催化剂的扩散和非晶硅层的结晶可同时进行。
该方法进一步包括：在衬底和非晶硅层之间形成缓冲层。
附图简介
本发明的上述和其它特征将结合附图的典型实施例进行说明，其中：
图1是本发明第一实施例的薄膜晶体管截面图。
图2是结区中产生阱的薄膜晶体管平面图。
图3A是完成生长的晶粒的SEM照片。
图3B到3D是拉曼图，其示出了由晶粒的位置而定的结晶差异；和
图4A到4D示出本发明第一实施例制造薄膜晶体管的方法图。
实施方式
现在结合附图更详细地说明本发明，其中示出本发明的优选实施例。然而，本发明可用不同形式实施并且这里不应该作为实施例的限制。提供这些实施例以便使公开全面和完整，以及对本领域技术人员完全陈述本发明的范围。在附图中，为了清楚而放大层和区的厚度。在说明中同类数字涉及同类元件。
图1是本发明第一实施例的薄膜晶体管截面图。
在图1中，在衬底10上形成半导体层图案11。衬底10优选是绝缘衬底，例如玻璃。半导体层图案11包括源和漏区12和13以及沟道层14。在半导体层图案11中存在晶种或晶粒边界。然而，晶种或晶粒边界不存在于源和漏区12和13以及沟道层14相接触的区中，即结区15中。在半导体层图案中的晶种或晶粒边界可以存在在半导体层图案的有源区中。术语“结”指源和漏区和沟道层相接触的地方。结区15不必要是源和漏区以及沟道区相接触的结，而且表示通过电场影响的区，即不同于沟道层的朝向源和漏区的1μm内。
当晶种在结区15中存在，这存在着由于结区15中阱的产生而导致的薄膜晶体管特性下降和不均匀的问题，其将在下面进行说明。因此，根据本发明，通过使用第一覆盖层图案调整结晶使得在结区15中不形成晶种。
晶种优选在除结区15之外的1到3μm内形成。当晶种在上述位置形成时，在晶粒内的具有优良结晶比的区中形成沟道层。对此通过参考图3更详细地进行说明。
在半导体层图案11上形成栅绝缘层16，在栅绝缘层16上形成栅极17。在栅绝缘层16和栅极17上形成其中具有接触孔的层间绝缘层18。通过接触孔，形成源和漏极19和20与源和漏区12和13连接。
图2是在结区中产生阱的薄膜晶体管的平面图。
参考图2可以理解，在结区15中形成晶种以及产生阱21。此外，可以理解在结区15中形成晶粒边界，由此产生另一个阱21。当阱21存在在结区15中，连续能带变得不连续，其作为一个缺陷。因此，薄膜晶体管的器件特性下降。根据本发明，通过使用覆盖层图案，调整晶种或晶粒的边界的位置可避免产生陷阱。
图3A是完全生长晶粒的扫描电子显微镜(SEM)照片，其中参考数字31表示晶粒中心，32表示晶粒中心和晶粒边界之间的位置，33表示晶粒边界。
图3B到3D是拉曼图，其示出了由晶粒的位置而定的结晶差异。X轴表示波数(cm-1)和Y轴表示光束强度。术语“结晶度”是结晶组分的光束强度和非晶组分光束强度的相对比。在拉曼图中，平滑区表示非晶组分以及峰表示结晶组分。
参考图3B，晶粒中心的结晶度是0.45。换句话说，非晶组分大于结晶组分，其表示结晶程度低。
参考图3D，晶粒边界的结晶度是0.52。换句话说，结晶度比晶粒中心稍大。然而，其也表示结晶程度低。
参考图3C，晶粒中心和晶粒边界之间位置的结晶度是0.74。换句话说，结晶度比晶粒中心和晶粒边界稍大。
如上所述，因为根据一个晶粒中的内部位置可改变结晶比，所以，由形成沟道层的位置决定薄膜晶体管特性的均匀性。根据本发明，通过结区15将晶种设置在1到3μm内，在具有好结晶度的区中可形成沟道层。
图4A到4D示出根据本发明第一实施例制造薄膜晶体管的方法图。
参考图4A，在衬底上沉积非晶硅层41。通过等离子增强化学气相沉积(PECVD)法形成非晶硅层41。
在非晶硅层41上形成第一覆盖层。第一覆盖层由氮化硅层或氧化硅层构成。此外，通过PECVD法形成第一覆盖层。然后，图案化第一覆盖层以形成第一覆盖层图案42。这里，图案化第一覆盖层使得在结区51中不形成下述的晶种或晶粒边界。特别地，下述的沟道形成区43与，源和漏区相遇处的结区51用第一覆盖层图案42覆盖，然后图案化第一覆盖层使得通过下述的金属催化剂扩散产生的晶种不在结区51中形成。因此，晶种或晶粒边界在下述的半导体层图案中形成，而不是在结区51中。在半导体层图案中的晶种或晶粒边界可以在半导体层图案的有源区中存在。而且，调整第一覆盖层图案的宽度使得在结区51中不形成晶粒边界。词组“第一覆盖层的宽度”指没有图案化的第一覆盖层的宽度。因此，可避免在结区51中产生阱。
通过增加氮化硅层或氧化硅层的宽度或密度，第一覆盖层图案42可使金属催化剂45不扩散。换句话说，第一覆盖层图案42作为金属催化剂非扩散层。
参考图4B，在第一覆盖层图案42上形成第二覆盖层44。第二覆盖层44是由氮化硅层或氧化硅层构成。可将第二覆盖层44形成比第一覆盖层42更小的厚度或更低密度。从而允许金属催化剂45扩散。换句话说，第二覆盖层44作为金属催化剂扩散层。通常，因为氧化物层或氮化物层用于阻挡杂质扩散，故通过增加氧化硅层或氮化硅层的密度可以阻止金属催化剂45扩散。相反，当氧化硅层或氮化硅层的密度低时，金属催化剂45扩散容易。
然后，在第二覆盖层44上形成金属催化剂层45。金属催化剂45优选由镍(Ni)组成。通过溅射法形成金属催化剂层45。此外，还可用离子注入或等离子体形成金属催化剂层45。使用等离子体的方法包括在第二覆盖层44上形成金属材料，以及合成物暴露到等离子体以形成金属催化剂层45。
参考图4C，金属催化剂45经受扩散。通过退火即在温度200到700℃中进行1小时的热处理来实现扩散。通过热退火。金属催化剂45通过第二覆盖层44扩散到非晶硅层41中。在非晶硅层41中扩散金属催化剂45，形成晶种46。晶种46指当金属催化剂和硅反应时形成的金属硅化物。在下述的半导体层图案中而不是在结区51中形成晶种46。如图3A到3C所示，晶种46优选在结区51中沿接触孔方向的1到3μm内形成。用晶种46进行下述结晶。通常，金属催化剂45的仅1/100扩散形成晶种46。由于第一覆盖层图案42，所以不扩散的金属催化剂留在第二覆盖层44上。
然后，非晶硅层41结晶，形成多晶硅层。通过在炉中加热很长时间的退火工艺进行结晶。这里，结晶优选在温度400到1000℃中进行。当退火工艺在上述温度进行时，晶种46横向生长并和相邻晶粒接触以形成晶粒边界。最后，进行很好的结晶。通过结晶方法形成的多晶硅层36的晶粒达到直径20到200μm，或300μm。
参考图4D，在结晶以后，通过蚀刻工艺，除去第一覆盖层图案42、第二覆盖层44以及金属催化剂45。通过除去该结构，可以避免结晶多晶硅层受不必要的金属污染。
然后，图案化多晶硅层以及通过离子注入工艺形成源和漏区48和49与沟道层50。换句话说，形成半导体层图案47。在半导体层图案47上形成栅绝缘层52以后，在栅绝缘层52上依次沉积金属层和光致抗蚀剂层。然后，图案化光致抗蚀剂层，使用图案化的光致抗蚀剂层作为掩模蚀刻金属层以形成栅极53。由此，最终获得薄膜晶体管。
如上所述，根据本发明的薄膜晶体管及其制造方法，图案化和结晶第一覆盖层，使得在结区中不形成晶种或晶粒边界。因此，避免在结区中产生阱，使薄膜晶体管的器件特性改善和均匀化。
虽然参考实施例描述本发明，但本领域技术人员可以理解本发明在不离开本发明附加权利要求的精神或范围的情况下，可以作出各种修改和改进。
Claims (24)
1.一种薄膜晶体管，其中包括：
衬底；
在衬底上形成的半导体层图案；
在半导体层图案上形成的栅绝缘层；以及
在栅绝缘层上形成的栅极；
其中，在除结区之外的半导体层图案中存在晶种或晶粒边界。
2.根据权利要求1所述的薄膜晶体管，其中，在半导体层图案的有源区中存在半导体层图案中的晶种或晶粒边界。
3.根据权利要求1所述的薄膜晶体管，其中，从结到源区或漏区的1μm内形成结区。
4.根据权利要求1所述的薄膜晶体管，其中，从结区到源区或漏区的1到3μm内形成晶种。
5.根据权利要求1所述的薄膜晶体管，其中，结区具有0.7到0.9的结晶比。
6.根据权利要求1所述的薄膜晶体管，进一步包括在衬底和半导体层图案之间插入的缓冲层。
7.根据权利要求6所述的薄膜晶体管，其中，缓冲层是由氮化硅层和氧化硅层任何一种形成。
8.根据权利要求1所述的薄膜晶体管，其中，薄膜晶体管在液晶器件或有机发光二极管中使用。
9.一种制造薄膜晶体管的方法，包括：
在衬底上形成非晶硅层；
非晶硅层结晶和图案化以形成半导体层图案；
在半导体层图案上形成栅绝缘层；以及
在栅绝缘层上形成栅极，
其中，在除结区之外的半导体层图案中存在晶种或晶粒边界。
10.根据权利要求9的方法，其中，在半导体层图案的有源区中存在半导体层图案中的晶种或晶粒边界。
11.根据权利要求9的方法，其中，形成半导体层图案包括：
在非晶硅层上形成和图案化第一覆盖层；
在第一覆盖层图案上形成第二覆盖层；
在第二覆盖层上形成金属催化剂层；
扩散金属催化剂；以及
结晶非晶硅层以形成多晶硅层。
12.根据权利要求11的方法，其中，图案化第一覆盖层，使得从结区到源区或漏区的1到3μm内形成晶种。
13.根据权利要求11的方法，其中，第一覆盖层是由氮化硅层和氧化硅层的任何一层形成。
14.根据权利要求11的方法，其中，第二覆盖层是由氮化硅层和氧化硅层的任何一层形成。
15.根据权利要求11的方法，其中，第一覆盖层图案比第二覆盖层更厚。
16.根据权利要求11的方法，其中，第一覆盖层图案比第二覆盖层具有更高的密度。
17.根据权利要求11的方法，其中，通过等离子体增强化学气相沉积法形成第一覆盖层和第二覆盖层。
18.根据权利要求11的方法，其中，金属催化剂是由镍形成。
19.根据权利要求11的方法，其中，通过化学气相沉积法和溅射法的任何一种方法形成金属催化剂层。
20.根据权利要求11的方法，其中，通过退火工艺进行金属催化剂的扩散。
21.根据权利要求20的方法，其中，退火工艺在温度200到700℃下进行。
22.根据权利要求11的方法，其中，非晶硅层通过退火工艺结晶。
23.根据权利要求22的方法，其中，退火工艺在温度400到1000℃下进行。
24.根据权利要求9的方法，进一步包括在衬底和非晶硅层之间形成缓冲层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040047308A KR100623689B1 (ko) | 2004-06-23 | 2004-06-23 | 박막트랜지스터 및 그의 제조 방법 |
| KR47308/04 | 2004-06-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1713397A CN1713397A (zh) | 2005-12-28 |
| CN100448029C true CN100448029C (zh) | 2008-12-31 |
Family
ID=36816172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100758877A Expired - Fee Related CN100448029C (zh) | 2004-06-23 | 2004-12-31 | 薄膜晶体管及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7825411B2 (zh) |
| JP (1) | JP4307370B2 (zh) |
| KR (1) | KR100623689B1 (zh) |
| CN (1) | CN100448029C (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100712101B1 (ko) * | 2004-06-30 | 2007-05-02 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그의 제조 방법 |
| KR100611659B1 (ko) * | 2004-07-07 | 2006-08-10 | 삼성에스디아이 주식회사 | 박막트랜지스터 및 그의 제조 방법 |
| KR100770269B1 (ko) | 2006-05-18 | 2007-10-25 | 삼성에스디아이 주식회사 | 박막트랜지스터의 제조방법 |
| KR100770268B1 (ko) * | 2006-05-18 | 2007-10-25 | 삼성에스디아이 주식회사 | 박막트랜지스터의 제조방법 |
| KR100796613B1 (ko) * | 2006-12-18 | 2008-01-22 | 삼성에스디아이 주식회사 | 레이저를 이용한 다결정 실리콘 결정화 방법 및 그를이용한 박막 트랜지스터의 제조 방법 |
| KR100796614B1 (ko) * | 2006-12-19 | 2008-01-22 | 삼성에스디아이 주식회사 | 박막트랜지스터의 제조방법 |
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| JP3227392B2 (ja) | 1996-09-27 | 2001-11-12 | シャープ株式会社 | 半導体装置およびその製造方法 |
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-
2004
- 2004-06-23 KR KR1020040047308A patent/KR100623689B1/ko not_active IP Right Cessation
- 2004-12-22 US US11/017,667 patent/US7825411B2/en not_active Expired - Fee Related
- 2004-12-27 JP JP2004377840A patent/JP4307370B2/ja not_active Expired - Fee Related
- 2004-12-31 CN CNB2004100758877A patent/CN100448029C/zh not_active Expired - Fee Related
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- 2006-04-14 US US11/279,798 patent/US7601565B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4307370B2 (ja) | 2009-08-05 |
| KR100623689B1 (ko) | 2006-09-19 |
| US20050285110A1 (en) | 2005-12-29 |
| US7601565B2 (en) | 2009-10-13 |
| US20060183273A1 (en) | 2006-08-17 |
| JP2006013425A (ja) | 2006-01-12 |
| KR20050122136A (ko) | 2005-12-28 |
| US7825411B2 (en) | 2010-11-02 |
| CN1713397A (zh) | 2005-12-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20090116 Address after: Gyeonggi Do, South Korea Patentee after: Samsung Mobile Display Co., Ltd. Address before: Gyeonggi Do, South Korea Patentee before: Samsung SDI Co., Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: SAMSUNG MOBILE DISPLAY CO., LTD. Free format text: FORMER OWNER: SAMSUNG SDI CO., LTD. Effective date: 20090116 |
|
| ASS | Succession or assignment of patent right |
Owner name: SAMSUNG DISPLAY CO., LTD. Free format text: FORMER OWNER: SAMSUNG MOBILE DISPLAY CO., LTD. Effective date: 20121019 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20121019 Address after: Gyeonggi Do, South Korea Patentee after: Samsung Display Co.,Ltd. Address before: Gyeonggi Do, South Korea Patentee before: Samsung Mobile Display Co., Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081231 Termination date: 20201231 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |