CN100378906C - 具有一平滑的磊晶层的半导体元件及其制造方法 - Google Patents

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Abstract

本发明是有关于一种具有一平滑的磊晶层的半导体元件及其制造方法。该方法是藉由较高的反应气体压力形成第一层硅锗磊晶(SiGe)层在基材上，再以较低的反应气体压力形成第二层硅锗磊晶(SiGe)层。

Description

具有一平滑的磊晶层的半导体元件及其制造方法
技术领域
本发明涉及一种具有一平滑的磊晶层的半导体元件及其制造方法。
背景技术
一集成电路(IC)的形成是在一半导体基材上，藉由使用一制程生产一或多个元件(device)(例如电路组成元件(component))。随着制程和材料的改良，从几十年前半导体元件首先被引进以来这些元件的几何(geometries)在尺寸上已持续地减小。举例来说，目前的制程正在生产具有90nm或更低的几何尺寸(例如可使用制程产生的最小组成元件(或线路))的元件。然而，在元件几何的尺寸上的减小经常引进需要克服的新挑战。举例来说，随着元件几何的减小，某些表面层参数(surface layerparameters)(例如平滑性(smoothness)与一致性(consistency))可能会越来越重要。因此，所需要的是一种制造半导体元件的方法，藉以解决一些这样的挑战。
由此可见，上述现有的半导体元件及其制造方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体元件及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的半导体元件及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的具有一平滑的磊晶层的半导体元件及其制造方法，能够改进一般现有的半导体元件及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体元件的制造方法存在的缺陷，而提供一种新的制造半导体元件的方法，所要解决的技术问题是使其用以形成具有平滑磊晶层(smooth epi layer)的半导体元件，从而更加适于实用。
本发明的另一目的在于，克服现有的半导体元件存在的缺陷，而提供一种新型结构的半导体元件，所要解决的技术问题是使其具有一平滑的磊晶层，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种制造半导体元件的方法，其至少包括以下步骤：使用大于30torr的压力，形成一第一硅锗磊晶层在一硅基材上；以及使用少于30torr的压力，形成一第二硅锗磊晶层直接地在该第一硅锗磊晶层上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的方法，其中所述的第一与第二硅锗磊晶层具有大约相同的锗浓度。
前述的方法，其中所述的第一硅锗磊晶层具有介于10％和50％之间的一锗含量。
前述的方法，更包括形成一第三硅锗磊晶层在该第二硅锗磊晶层上，其中该第三硅锗磊晶层具有比该第一与第二硅锗磊晶层更高的锗浓度。
前述的方法，其中所述的第一硅锗磊晶层是使用介于摄氏500度和900度之间的一温度而形成。
前述的方法，其中形成的该第一硅锗磊晶层具有介于5埃和200埃之间的厚度。
前述的方法，其中形成的该第二硅锗磊晶层具有介于50埃和2000埃之间的厚度。
前述的方法，其中形成该第一硅锗磊晶层包括使用二氯硅烷、四氢化锗、二硼烷、盐酸、以及氢作为制程气体。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为了达到上述目的，本发明提供了一种半导体元件的制造方法，在一实施例中，制造一半导体元件的一方法包括使用大于30torr的一压力，形成一第一硅锗磊晶层在一硅基材上；以及使用少于30torr的压力，形成一第二硅锗磊晶层直接地在此第一硅锗磊晶层上。
又，为了达到上述目的，在另一实施例中，制造一半导体元件的一方法包括变化(varying)形成硅锗磊晶层在一基材上的压力，以至于一第一层较形成在该第一层上的一第二层以一实质上较高的压力形成；以及使用实质上近似于形成此第二层的压力，形成复数个硅锗磊晶层在此第二层上。
再者，为了达到上述目的，本发明还提供了一种半导体元件，在又一实施例中，一半导体元件包括一基材以及第一及第二硅锗磊晶层。此基材至少部分由硅所形成。此第一硅锗磊晶层形成在此基材上，而此第二硅锗磊晶层被形成在此第一硅锗磊晶层上。此第一与第二硅锗磊晶层具有一实质上近似的锗的浓度。
经由上述可知，本发明是有关于一种具有一平滑的磊晶层的半导体元件及其制造方法。该方法是藉由较高的反应气体压力形成第一层硅锗磊晶(SiGe)层在基材上，再以较低的反应气体压力形成第二层硅锗磊晶(SiGe)层。
综上所述，本发明特殊的具有一平滑的磊晶层的半导体元件及其制造方法，其中，本发明的制造半导体元件的方法，用以形成具有平滑磊晶层(smooth epi layer)的半导体元件。本发明的半导体元件，其具有一平滑的磊晶层。其具有上述诸多的优点及实用价值，并在同类产品及制造方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体元件及其制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是在半导体元件制造期间用以产生一平滑的磊晶层(epi layer)的范例方法的流程图。
图2是绘示使用图1的方法正被制造的一半导体元件的至少一步骤的实施例。
图3是绘示图2的元件经历图1的方法的另一步骤。
图4是绘示图3的元件经历又另一制造步骤。
10：方法          12：步骤
14：步骤          16：步骤
20：半导体元件    22：半导体基材
24：硅锗磊晶层    26：另一硅锗磊晶层
28：其他层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有一平滑的磊晶层的半导体元件及其制造方法其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。
本发明大体来说是有关于半导体制造，且特别关于制造具有一平滑的磊晶层(smooth epi layer)的半导体元件。
然而，藉以下许多不同的实施例和范例的揭露使本发明得以被了解。以下组成元件和安排方式的特定实施例藉以简化本揭露。当然，这些只是范例且不是用来限制本发明的。再者，本揭露在各个不同范例中的相同元间上可重复参考号码和/或符号。此重复是为了简化和清楚的目的，且不会因此而决定所讨论的各个不同实施例和/或构造之间的关系。再者，在随后的叙述中一第一特征的形成在一第二特征上可包括其中第一和第二特征被形成为直接接触的实施例，且也可包括其他实施例，在其中附加的特征可被形成位于第一和第二特征之间，以至于第一和第二特征可以不直接接触。
硅锗磊晶(Si(1-x)Gex)用于集成电路的先进制程中，因为与其他益处并存的是它可被用来产生在通道区域中的应变(strain in the channel area)，以增进元件性能。为了达到最大的增进，硅锗磊晶(EPI)层需要跟硅基材是晶格匹配的(lattice-matched)。由于锗(Ge)原子大于硅(Si)原子的事实，此晶格匹配的EPI层是完全承受应力的(fully stressed)。所以，Ge的浓度(concentration)越高，应力越大且元件的增进越高。然而，如此高度地承受应力的EPI层是难以生长(grow)的。举例来说，源自EPI之前的制程的表面污染或损坏可能造成硅锗磊晶的无生长(no growth)或岛块(island)形成(不连续的EPI层)。在无生长或处于岛块的状况下，就不能得到元件的增益(gain)。为了健全的EPI制程，较高的(比起为了选择性EPI(selective EPI)处在10-20torr的一般制程压力而言)沉积压力(deposition pressure)能被使用在EPI生长的初始阶段。如此较高压力的制程显现出比起较低压力的制程更佳的成核现象(nucleation)，但是具有较慢的沉积速率。有了好的成核层(nucleation layer)，后来的EPI层能在较低的压力被沉积，其中较低的压力为人知晓比起较高压力的制程具有较佳的密度负载效应(pattern loading effect)。沉积速率也能被调整以有利于晶圆(wafer)产量。
现在请参阅图1所示，所绘示的是使用Si(1-x)Gex制造一半导体元件在一半导体基材上的一方法10的一实施例。以下的叙述是涉及图2和图3，而此两图绘示一可能的实施例，其中一半导体元件20经历了使用图1的方法10的各个不同的制造步骤。
此元件20包括一半导体基材(semiconductor substrate)22，而此基材22可包括一基本的(elementary)半导体，例如晶体硅(crystalsilicon)、多晶型的硅(polycrystalline silicon)、非晶的(amorphous)硅、锗、以及钻石(diamond)，一化合物半导体(compound semiconductor)例如碳化硅(SiC)、砷化镓(GaAs)、磷化铝(AlP)、砷化铝(AlAs)、锑化铝(AlSb)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)、砷化铟(InAs)、以及锑化铟(InSb)，或一合金半导体(alloy semiconductor)例如硅化锗(SiGe)、磷砷化镓(GaAsP)、砷铟化铝(AlInAs)、砷镓化铝(AlGaAs)、或磷铟化镓(GaInP)。再者，此半导体基材22可以是在一绝缘体(insulator)上的一半导体，例如绝缘体上覆硅(Silicon On Insulator，SOI)、或一薄膜晶体管(Thin Film Transistor，TFT)。在一范例中，此半导体基材22可包括一掺有杂质的(doped)epi层或一埋入层(buried layer)。在另一范例中，一化合物半导体基材可被使用，且可以更包括一多数硅结构(multiplesilicon structure)。在又另一范例中，此半导体基材22可以是一硅基材，且可以更包括一多层化合物半导体结构(multilayer compoundsemiconductor structure)。此半导体基材可含有掺有杂质的区、被图案化的区域、元件、以及电路，例如双极接面晶体管(bipolar transistors)、金氧半场效晶体管(MOSFETs)、以及双极接面与互补式金氧半晶体管(BiCMOS，Bipolar and CMOS transistors)。
在图1的步骤12中，且请配合参阅图2所示，一硅锗磊晶层24在一相对较高的(比起为了EPI的10-20torr的一般制程压力而言)压力下被形成在此基材22上，以形成一实质上平滑或平坦的缓冲层(buffer layer)，其中此压力例如是大于或等于30torr。此较高的压力的达成可以藉由将此形成制程控制在一反应室(reaction chamber)内，如在此技术领域中为人所知的，以提供均匀的长晶和生长(uniform nucleation and growth)。此层24可以是使用磊晶生长(epitaxy growth)(例如选择性(selective)磊晶、藉由化学气相沉积(CVD)的磊晶、或分子束磊晶(Molecular BeamEpitaxy，MBE))所形成的一磊晶(epi)层，且使用制程气体(例如先驱物(precursors)、载气(carriers)、以及蚀刻气(etchers))例如二氯硅烷(SiH2Cl2)、四氢化锗(GeH4)、二硼烷(B2H6)、盐酸(HCl)、以及氢(H2)，并且在介于摄氏500度和900度之间的一温度下进行10秒至10分钟的一段时间。此层24可具有介于5埃()和200埃之间的一厚度，且在本范例中具有介于10％和50％之间的一锗含量(germanium content)。被理解的是其他的实施例可以具有其他等级的锗浓度，例如介于2％和60％之间。
在图1的步骤14中，且请配合参阅图3所示，另一硅锗磊晶层26可被形成在此层24上。此层26符合于(conform to)此层24的实质上平滑或平坦的表面，所以其本身可以是相对地平滑的。此层26的形成发生在比起此层24较低的一压力(例如少于30torr)。此层26可被形成在介于摄氏500度和900度之间的一温度下并进行30秒至60分钟的一段时间，且可具有介于50埃和2000埃之间的一厚度。此层26的锗含量可以近似于此层24的锗含量(例如10-50％)，或可以更高或更低。
此层26的形成也发生于一反应室内，但发生在有助于较佳的密度负载效应的较低的压力。由于一长晶或缓冲层已被形成(此层24)，制程状况能被调整为了较高的产量。被减少的形成其他层所需时间允许了一些优点，例如制程中增加的生产力。
在图1的步骤16中，且请配合参阅图4所示，其他层28(被绘示成一单一层)可被形成在此层26上，是使用跟被用在此层26的形成中的压力相同的压力(例如少于30torr)。
此方法10考虑了要形成具有变化的(varying)锗浓度的复数层。因此，由硅锗磊晶层24、26、以及28所构成的产生的结构可以全部整个地具有实质上相同的(homogeneous)锗含量，可以梯级化(graded)(也就是可以具有递增的或递减的锗含量梯级)，或者可以包括交替安排地具有各种不同锗浓度的复数层。被用来形成此层24的此高压力形成制程使得能够产生具有与较上层(upper layers)的锗含量相同的一缓冲层(buffer layer)，且不需要使用浓度分级的方法(concentration graded approach)，其中此方法是在具有较低的锗浓度的一缓冲层之后加上具有较高锗含量的较上层(upperlayers)。所以，以固定浓度的锗堆叠(constant Ge stacks)能获得较高的应力等级(stress level)，比起分级的锗加上固定浓度的锗堆叠(graded Geplus constant Ge stacks)而言。
被理解的是前述的硅锗磊晶层可为了许多不同的目的而被使用。举例来说，在一实施例中，硅锗磊晶层可以磊晶方式被沉积(epitaxiallydeposited)，以形成一基极(base)被用于一高性能晶体管结构，例如异质接合双极晶体管(Heterojunction Bipolar Transistor)，或形成充分利用不同的半导体能带间隙(semiconductor bandgaps)的其他元件。在另一实施例中，硅锗磊晶层可被用来作为在源极和集极区(source and drainareas)的引起应力的刺激物(stressor)，以在元件通道区(channel area)中产生应变(strain)。在又另一实施例中，硅锗磊晶层可被用来形成承受应变的(strained)硅(Si)层或硅锗磊晶层，以作为在互补式金氧半(CMOS)科技中的通道(channel)。
因此，在一实施例中，制造一半导体元件的一方法包括形成一第一硅锗磊晶层在一硅基材上，藉由使用大于30torr的一压力，以及形成一第二硅锗磊晶层直接地在此第一硅锗磊晶层上，藉由使用少于30torr的一压力。
在另一实施例中，提供了制造一半导体元件的一方法。此方法包括变化(varying)被用来形成硅锗磊晶层在一基材上的压力，以至于一第一层被形成在一实质上较高的压力下，比起被形成在此第一层上的一第二层而言，以及形成复数个硅锗磊晶层在此第二层上，藉由使用实质上近似于被用来形成此第二层的压力的一压力。
在又另一实施例中，一半导体元件包括一基材以及第一和第二硅锗磊晶层。此基材至少部分地由硅所形成。此第一硅锗磊晶层被形成在此基材上，而此第二硅锗磊晶层被形成在此第一硅锗磊晶层上。此第一与第二硅锗磊晶层具有一实质上近似的锗的浓度。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种制造半导体元件的方法，其特征在于其至少包括以下步骤：
使用大于30torr的压力，形成一第一硅锗磊晶层在一硅基材上；以及
使用少于30torr的压力，形成一第二硅锗磊晶层直接地在该第一硅锗磊晶层上。
2.根据权利要求1所述的方法，其特征在于其中所述的第一与第二硅锗磊晶层具有大约相同的锗浓度。
3.根据权利要求2所述的方法，其特征在于其中所述的第一硅锗磊晶层具有介于10％和50％之间的一锗含量。
4.根据权利要求1所述的方法，其特征在于更包括形成一第三硅锗磊晶层在该第二硅锗磊晶层上，其中该第三硅锗磊晶层具有比该第一与第二硅锗磊晶层更高的锗浓度。
5.根据权利要求1所述的方法，其特征在于其中所述的第一硅锗磊晶层是使用介于摄氏500度和900度之间的一温度而形成。
6.根据权利要求1所述的方法，其特征在于其中形成的该第一硅锗磊晶层具有介于5埃和200埃之间的厚度。
7.根据权利要求6所述的方法，其特征在于其中形成的该第二硅锗磊晶层具有介于50埃和2000埃之间的厚度。
8.根据权利要求1所述的方法，其特征在于其中形成该第一硅锗磊晶层包括使用二氯硅烷、四氢化锗、二硼烷、盐酸、以及氢作为制程气体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4274566B2 (ja) * 2005-04-25 2009-06-10 エルピーダメモリ株式会社 半導体装置の製造方法
US20080076236A1 (en) * 2006-09-21 2008-03-27 Jih-Shun Chiang Method for forming silicon-germanium epitaxial layer
US8504766B2 (en) 2010-04-15 2013-08-06 Netapp, Inc. Methods and apparatus for cut-through cache management for a mirrored virtual volume of a virtualized storage system
CN101958238B (zh) * 2010-07-09 2012-12-26 中国科学院上海微系统与信息技术研究所 一种制备悬空应变材料的方法
CN102723339B (zh) * 2012-07-16 2015-07-01 西安电子科技大学 SOI BJT应变SiGe回型沟道BiCMOS集成器件及制备方法
US10741387B1 (en) 2019-02-07 2020-08-11 International Business Machines Corporation High percentage silicon germanium graded buffer layers with lattice matched Ga(As1-yPy) interlayers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022970A (ja) * 2001-07-06 2003-01-24 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
CN1417844A (zh) * 2002-12-10 2003-05-14 西安电子科技大学 硅锗/硅的化学气相沉积生长方法
WO2004070800A1 (ja) * 2003-02-04 2004-08-19 Sumitomo Mitsubishi Silicon Corporation 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
WO2004084268A2 (en) * 2003-03-13 2004-09-30 Asm America, Inc. Epitaxial semiconductor deposition methods and structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5273930A (en) * 1992-09-03 1993-12-28 Motorola, Inc. Method of forming a non-selective silicon-germanium epitaxial film
US6218711B1 (en) * 1999-02-19 2001-04-17 Advanced Micro Devices, Inc. Raised source/drain process by selective sige epitaxy
JP4269541B2 (ja) * 2000-08-01 2009-05-27 株式会社Ｓｕｍｃｏ 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
US6492216B1 (en) * 2002-02-07 2002-12-10 Taiwan Semiconductor Manufacturing Company Method of forming a transistor with a strained channel
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003022970A (ja) * 2001-07-06 2003-01-24 Mitsubishi Materials Silicon Corp 半導体基板と電界効果型トランジスタ並びにＳｉＧｅ層の形成方法及びこれを用いた歪みＳｉ層の形成方法と電界効果型トランジスタの製造方法
US6515335B1 (en) * 2002-01-04 2003-02-04 International Business Machines Corporation Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same
CN1417844A (zh) * 2002-12-10 2003-05-14 西安电子科技大学 硅锗/硅的化学气相沉积生长方法
WO2004070800A1 (ja) * 2003-02-04 2004-08-19 Sumitomo Mitsubishi Silicon Corporation 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法
WO2004084268A2 (en) * 2003-03-13 2004-09-30 Asm America, Inc. Epitaxial semiconductor deposition methods and structures

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