CN100353653C - Dc－dc（直流－直流）变换电路 - Google Patents

Dc－dc（直流－直流）变换电路 Download PDF

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Abstract

为了限制使用TFT的DC-DC变换电路的输出电压的变化，在升压型中，新近提供第二n沟道TFT N2和第二p沟道型TFT P2。关于第二n沟道型TFT N2，其栅极连接到第二电容器C2，其源极连接到第一基准电压源YVDD，而其漏极连接到第一电容器C1。关于第二沟道TFT P2，其栅极连接到所述第二电容器C2，其源极连接到第三电容器C3，而其漏极连接到所述第一电容器C1。这样，所述第一电容器C1的电压停止受到第一二极管的源极和漏极之间阈值电压变化的影响。

Description

DC－DC（直流－直流）变换电路
相关申请对照
本发明依据并要求日本专利申请2003-382336的优先权，其申请日期为2003年11月12日；这里，合并该专利申请的全部内容以作参考。
技术领域
本发明涉及DC-DC变换电路，用于液晶显示装置或类似装置的驱动电路中，并特别涉及用薄膜晶体管构成的DC-DC电路，且该薄膜晶体管的材料为多晶硅。
背景技术
液晶显示装置具有这样一种配置：液晶层固定在玻璃制的阵列衬底和玻璃制的相对衬底之间的间隙内，该相对衬底位于阵列衬底的对面，该阵列衬底包括位于多条信号线和多条扫描线交叉点的像素显示单元。
近年来，用多晶硅作为材料的阵列衬底上的薄膜晶体管(TFT)的制造技术已经取得了发展，使用这种技术，有可能构成像素显示单元和能驱动同一阵列衬底上的信号线及扫描线的驱动电路。在这种制造技术(formingtechnique)中，薄膜晶体管用作排列在各个像素上的晶体管和排列在驱动电路上的晶体管，这两种晶体管都用都经过相同的制造步骤(例如，查阅日本专利揭露出版号2001-343945)制成。
当驱动液晶时，需要多种电压，并且驱动电路需要DC-DC变换电路。将薄膜晶体管用作为构成这种DC-DC变换电路的晶体管，使得也有可能构成阵列衬底上的DC-DC变换电路。
然而，薄膜晶体管含有其特性变化大的问题，引起DC-DC变换电路的输出电压的变化。
发明内容
本发明的一个目的是提供一种DC-DC变换电路，能限制使用薄膜晶体管情况中输出电压的变化。
本发明的第一方面是，DC-DC变换电路包括：第一基准电压源；第一电容器，该电容器的一端连接到输出第一时钟信号的第一时钟信号源；第二电容器，它的一端连接到第二时钟信号源，该第二时钟信号源输出与第一时钟信号反相的第二时钟信号；第三电容器，用于输出从第一基准电压源输出的并经升压的一个电压；第一n沟道薄膜晶体管，其栅极连接到第一电容器的另一端，其源极连接到第一基准电压源，而其漏极连接到第二电容器的另一端；第一p沟道薄膜晶体管，其栅极连接到第一电容器的另一端，其源极连接到第三电容器，而其漏极连接到第二电容器的另一端；第一二极管，按从第一电容器的另一端到第一基准电压源的正方向连接；第二n沟道薄膜晶体管，其栅极连接到第二电容器的另一端，其源极连接到第一基准电压源，而其漏极连接到第一电容器的另一端；及第二p沟道薄膜晶体管，其栅极连接到第二电容器的另一端，其源极连接到第三电容器，而其漏极连接到第一电容器的另一端。
在本发明中，第二n沟道TFT和第二p沟道TFT是在升压型(boost-type)DC-DC变换电路中新近提供的。为了更具体化，关于第二n沟道TFT，其栅极连接到第二电容器的另一端，其源极连接到第一基准电压源，而其漏极连接到第一电容器的另一端。而且，关于第二p沟道TFT，其栅极连接到第二电容器的另一端，其源极连接到第三电容器，而其漏极连接到第一电容器的另一端。用这种配置，第一电容器另一端上的电压停止受第一二极管的源极和漏极之间的阈值电压变化的影响。因此，其栅极连接到第一电容器的第一n沟道TFT或第一p沟道TFT能完全地截止，并能够限制由这些薄膜晶体管引起的漏电流。这样，能够限制第三电容器内端电压的变化，即，能限制这个电路输出电压的变化。
本发明的第二方面是一种DC-DC变换电路，其包括：第一基准电压源；第一电容器，该第一电容器的一端连接到输出第一时钟信号的第一时钟信号源；第二电容器，该第二电容器的一端连接到第二时钟信号源，该第二时钟信号源输出与第一时钟信号反相的第二时钟信号；第三电容器，输出从第一基准电压源输出的并降压的一个电压；第一p沟道薄膜晶体管，其栅极连接到第一电容器的另一端，其源极连接到第一基准电压源，而其漏极连接到第二电容器的另一端；第一n沟道薄膜晶体管，其栅极连接到第一电容器的另一端，其源极连接到第三电容器，而其漏极连接到第二电容器的另一端；第一二极管，按从第一电容器的另一端到第一基准电压源的正方向连接。第二p沟道薄膜晶体管，其栅极连接到第二电容器的另一端，其源极连接到第一基准电压源，而其漏极连接到第一电容器的另一端；及第二n沟道薄膜晶体管，其栅极连接到第二电容器的另一端，其源极连接到第三电容器，而其漏极连接到第一电容器的另一端。
在本发明中，第二n沟道TFT和第二p沟道TFT是在降压型(step-down)DC-DC变换电路中新近提供的。为了更具体化，关于第二n沟道TFT，其栅极连接到第二电容器的另一端，其源极连接到第三电容器，而其漏极连接到第一电容器的另一端。而且，关于第二p沟道TFT，其栅极连接到第二电容器的另一端，其源极连接到第一基准电压源，而其漏极连接到第一电容器的另一端。用这种配置，第一电容器的另一端停止受到第一二极管源极和漏极之间的阈值电压的影响。因此，其栅极连接到第一电容器的另一端的第一p沟道TFT或第一n沟道TFT能够完全截止，并能够限制由这些薄膜晶体管引起的漏电流。这样，能够限制第三电容器的内端电压的变化，即，能够限制这个电路输出电压的变化。
附图说明
图1示出第一实施例的DC-DC变换电路的电路图；
图2示出图1电路图中的电压波形；
图3示出第一时钟信号YCK+为低电位及第二时钟信号YCK-为高电位时，电流在图1电路图中的流动；
图4示出第一时钟信号YCK+为高电位及第二时钟信号YCK-为低电位时，电流在图1电路图中的流动；
图5示出第三电容器C3的内端电压随图1电路图中的各个薄膜晶体管变化的从属特性；
图6示出第一时钟信号YCK+为低电位及第二时钟信号YCK-为高电位时，电流在比较例子1的DC-DC变换电路中的流动；
图7示出第一时钟信号YCK+为高电位及第二时钟信号YCK-为低电位时，电流在比较例子1的DC-DC变换电路中的流动；
图8示出比较例子1的DC-DC变换电路中的各部分的电压波形；
图9示出第三电容器C6的内端电压随比较例子1的DC-DC变换电路中各个薄膜晶体管变化的从属特性；
图10示出第二实施例的DC-DC变换电路的电路图；
图11示出图10电路图中各部分的电压波形；
图12示出第一时钟信号YCK+为低电位及第二时钟信号YCK-为高电位时，电流在图10电路图中的流动；
图13示出第一时钟信号YCK+为高电位及第二时钟信号YCK-为低电位时，电流在图10电路图中的流动；
图14示出第三电容器C6的内端电压随图10电路图内各个薄膜晶体管变化的从属特性；
图15示出第一时钟信号YCK+为低电位及第二时钟信号YCK-为高电位时，电流在比较例子2的DC-DC变换电路中的流动；
图16示出第一时钟信号YCK+为高电位及第二时钟信号YCK-为低电位时，电流在比较例子2的DC-DC变换电路中的流动；
图17示出第三电容器C6的内端电压随比较例子2的DC-DC变换电路内各个薄膜晶体管变化的从属特性；
图18示出第三实施例中的DC-DC变换电路的电路图，示出当第一时钟信号YCK+为低电位及第二时钟信号YCK-为高电位时的电流流动；
图19示出第三实施例中的DC-DC变换电路的电路图，示出当第一时钟信号YCK+为高电位及第二时钟信号YCK-为低电位时的电流流动；
图20示出第三实施例中DC-DC变换电路内各部分的电压波形；
图21示出第三实施例中DC-DC变换电路内各部分的电流波形；
图22示出一种电路配置，建立一个允许信号OE。
图23示出第四实施例中的DC-DC变换电路的电路图，示出当第一时钟信号YCK+为低电位及第二时钟信号YCK-为高电位时的电流流动；
图24示出第四实施例中的DC-DC变换电路的电路图，示出当第一时钟信号YCK+为高电位及第二时钟信号YCK-为低电位时的电流流动；
图25示出第四实施例中的DC-DC变换电路内各部分的电压波形；
图26示出第四实施例中的DC-DC变换电路内各部分的电流波形。
具体实施方式
第一实施例
在这个实施例中，描述升压(boost-type)型DC-DC变换电路，该电路升压并输出一个输入电压。如图1的电路图所示，这种DC-DC变换电路是通过包含下列元件配置而成的：第一基准电压源YVDD，第一电容器C1，第二电容器C2，第三电容器C3，第一n沟道薄膜晶体管(n沟道TFT)N1，第一p沟道薄膜晶体管(p沟道TFT)P1，第二n沟道TFT N2，第二p沟道TFT P2，及第一二极管D1。
所有的第一n沟道TFT N1，第一p沟道TFT P1，第二n沟道TFT N2和第二p沟道TFT P2都是用多晶硅作材料的薄膜晶体管。第一二极管D1是通过将用多晶硅作材料的MOS型n沟道TFT的栅极和源极互相连接构成的。
第一基准电压源YVDD是能输出直流电压(5V)的一个电压源，且这个直流电压是这个DC-DC变换电路的一个输入电压。第一电容器C1的一端连接到第一时钟信号源，而第二电容器C2的一端连接到第二时钟信号源。第一时钟信号源输出第一时钟信号YCK+，而第二时钟信号源通过将第一时钟信号YCK+进行反相，输出第二时钟信号YCK-。第三电容器C3是用于输出某一电压的电容器，该电压是从第一基准电压源YVDD输出的并由这个电路升压的，而其内端电压(10V)变成这个DC-DC变换电路的一个输出电压。
关于第一n沟道TFT N1，其栅极连接到第一电容器C1的另一端，其源极连接到第一基准电压源YVDD，而其漏极连接到第二电容器C2的另一端。
关于第一p沟道TFT P1，其栅极连接到第一电容器C2的另一端，其源极连接到第三电容器C3的一端，而其漏极连接到第二电容器C2的另一端。
第一二极管按从第一电容器C1的另一端到第一基准电压源YVDD的正方向连接。
关于第二n沟道TFT N2，其栅极连接到第二电容器C2的另一端，其源极连接到第一基准电压源YVDD，而其漏极连接到第一电容器C1的另一端。
关于第二p沟道TFT P2，其栅极连接到第二电容器C2的另一端，其源极连接到第三电容器C3的一端，而其栅极连接到第一电容器C1的另一端。
如图2的电压波形所示，第一时钟信号YCK+和第二时钟信号YCK-是反相关系。第一时钟信号YCK+和第二时钟信号YCK-每个的on/off(通/断)占空比为50％。A1点的电压是第一电容器C1另一端的一个电压，而A2点的电压是第三电容器C3的内端电压。
接着，将参考图3描述第一时钟信号YCK+为低电位(0V)而第二时钟信号YCK-为高电位(5V)时的工作原理。
第一电容器C1充电，使它的输出电压上升到5V，并使其栅极连接到第一电容器C1的第一n沟道TFT N1截止。其栅极也连接到第一电容器C1的第一p沟道TFT P1导通。这样，电流Id1从第二电容器C2经过第一p沟道TFTP1流向第三电容器C3。
而且，第二电容器C2也充电，使其输出电压上升到10V，并使其栅极连接到第电容器C2的第二n沟道TFT N2导通。其栅极也连接到第二电容器C2的第二p沟道TFT P2截止。这样，电流Id3从第一基准电压源YVDD经过第二n沟道TFT N2流向第一电容器C1。
在这个DC-DC变换电路中，第二n沟道TFT N2和第二p沟道TFT P2按这样一种方式工作，这样，限制A1点的电压受到第一二极管D1的源极和漏极之间的阈值电压-Vthn的影响。这样，栅极上施加有A1点电压的第一n沟道TFT N1完全地截止，且不会允许漏电流流过n沟道TFT N1。因此，能够限制DC-DC变换电路在A2点的输出电压的变化。
随后，将参考图4描述第一时钟信号YCK+为高电位(5V)而第二时钟信号YCK-为低电位(0V)时的工作原理。
第一电容器充电，使其输出电压上升到10V，其栅极连接到第一电容器C1的第一n沟道TFT N1和第一p沟道TFT P1分别地导通和截止。这样，电流Id2从基准电压源YVDD经过第一n沟道TFT N1流向第二电容器C2。
而且，第二电容器C2也充电，使其输出电压上升到5V，其栅极连接到第二电容器C2的第二n沟道TFT N2和第二p沟道TFT P2分别地截止和导通。这样，电流Id4从第一电容器C1经过第二p沟道TFT P2流向第三电容器C3。
在这个DC-DC变换电路中，第二n沟道TFT N2和第二p沟道TFT P2按这样一种方式工作，这样，限制A1点的电压受到第一二极管D1的源极和漏极之间的阈值电压的影响。而且，栅极上施加有A1点电压的第一p沟道TFTP1完全地截止，并不会允许漏电流流过p沟道TFT P1。因此，能够限制DC-DC变换电路在A2点的输出电压的变化。
随后，将描述一次电路仿真，进行电路仿真用于确定这个DC-DC变换电路内输出电压的变化状态。仿真条件设置如下：第一电容器C1和第二电容器C2的电容：0.08”F；第三电容器C3的电容：1”F；频率：16.7KHz；每个TFT N1和P1的宽(W)/长(L)：4000”m/4.5”m；电子迁移率：100cm2/Vs；及每个TFT N2和P2的宽(W)/长(L)：5”m/4.5”m。
图5是一张图表，示出p沟道TFT的阈值电压在1到3V范围内变化和n沟道TFT的阈值电压在-1到-3V范围内变化时，第三电容器C3的内端电压变化的分布。如这张图表中所述示的，可以确定，即使各个薄膜晶体管内的阈值电压变化，第三电容器C3的内端电压的变化能控制在9.85到10V的窄范围内。
接着，描述比较例子1的DC-DC变换电路。如图6和7的电路图所示，比较例子1的DC-DC变换电路含有这样一种配置：从图1的电路中移去第二n沟道TFT N2和第二p沟道TFT P2。其他部分类似于图1的电路，并将相同的参考数据加到与图1相同的元件上。
如图6所示，当第一时钟信号YCK+为低电位(0V)及第二时钟信号YCK-为高电位(5V)时，第一n沟道TFT N1截止，而第一p沟道TFT P1导通。在这种情况中，C1点的电压为第一电容器C1另一端的电压，受到第一二极管D1的阈值电压(-Vthn)的影响，变为5V-thn。为此，第一n沟道TFTN1依据阈值电压的变化而不能完全截止，且漏电流流过n沟道TFT N1，以改变流向第三电容器C3的电流Id1，这样增大了第三电容器C3内端电压的变化。
而且，如图7所示，当第一时钟信号YCK+为高电位(5V)及第二时钟信号YCK-为低电位(0V)时，第一n沟道TFT N1导通，而第一p沟道TFT P1截止。在这种情况中，C1点的电压受到第一二极管D1的阈值电压(-Vthn)的影响，并变为10V-Vthn。为此，第一P沟道TFT P1不能完全截止，流过p沟道TFT P1的漏电流增大，这样增大了第三电容器C3内端电压的变化。
在与这个实施例的DC-DC变换电路相同的条件下，为比较例子1的DC-DC变换电路进行一次仿真。然后，如图9所示，第三电容器C3的内端电压从9.5V宽范围地变化到10V。虽然从这个变换电路的工作原理中也可预见下列情况，图9显示：在n沟道TFT的阈值电压大于p沟道TFT阈值电压的绝对值|-Vthp|的范围内，第三电容器C3的内端电压下降现象是显著的。
如上所述，在这个实施例中，第二n沟道TFT N2和第二p沟道TFT P2是在升压型DC-DC变换电路中新近提供的。特别地，关于第二n沟道TFT N2，其栅极连接到第二电容器C2的另一端，其源极连接到第一基准电压源YVDD，而其漏极连接到第一电容器C1的另一端。而且，关于第二p沟道TFTP2，其栅极连接到第二电容器C2的另一端，其源极连接到第三电容器C3，而其漏极连接到第一电容器C1的另一端，用这种配置，第一电容器C1另一端的电压停止受到第一二极管D1的源极和漏极之间的阈值电压的影响。因此，其栅极连接到第一电容器C1的第一n沟道TFT N1或第一p沟道TFT P1能完全截止，并能限制由于这些薄膜晶体管引起的漏电流。这样，能够限制第三电容器C3内端电压的变化，即，能限制这个电路输出电压的变化。
在这个实施例中，如图3和4所示，在第一时钟信号YCK+设置为低电位和第二时钟信号YCK-设置为高电位及第一时钟信号YCK+设置为高电位和第二时钟信号YCK-设置为低电位的两种情况中，电流流向第三电容器C3。在这个DC-DC变换电路中，第一时时钟信号YCK+和第二时钟信号YCK-中每个的通/断占空比设置为50％，如此，在这两种情况中，电流均匀地流过第三电容器C3。因此，能够进一步地限制第三电容器C3内端电压的变化。
第二实施例
在这个实施例中，描述能输出并降低输入电压的一种降压型DC-DC变换电路。如图10电路图所示，这个DC-DC变换电路通过包含下列元件配置而成：第一基准电压源GND，第一电容器C4，第二电容器C5，第三电容器C6，第一p沟道TFT P3，第一n沟道TFT N3，第二p沟道TFT P4，第二n沟道TFTN4，及第一二极管D2。
所有的第一p沟道TFT P3，第一n沟道TFT N3，第二p沟道TFT P4和第二n沟道TFT N4是用多晶硅作材料的MOS型薄膜晶体管。第一二极管D2是通过将用多晶硅作材料的MOS型p沟道TFT的栅极和源极互相连接构成的。
第一基准电压源GND是输出一个直流电压(0V)的电压源，并且这个直流电压是这个DC-DC变换电路的一个输入电压。第一电容器C4的一端连接到第一时钟信号源，且第二电容器C5的一端连接到第二时钟信号源。第一时钟信号源输出第一时钟信号YCK+，而第二时钟信号源通过将第一时钟信号YCK+进行反相，输出第二时钟信号YCK-。第三电容器C6是能用于输出从第一基准电压源GND输出的并由这个电路进行降压的一个电压的一个电容器，其内端电压(-5V)变成这个DC-DC变换电路的输出电压。
关于第一p沟道TFT P3，其栅极连接到第一电容器C4的另一端，其源极连接到第一基准电压源GND，而其漏极连接到第二电容器C5的另一端。
关于第一n沟道TFT N3，其栅极连接到第一电容器C4的另一端，其源极连接到第三电容器C6，而其漏极连接到第二电容器C5的另一端。
第一二极管D2按从第一电容器C4的另一端到第一基准电压源GND的正方向连接。
关于第二p沟道TFT P4，其栅极连接到第二电容器C5的另一端，其源极连接到第一基准电压源GND，而其漏极连接到第一电容器C4的另一端。
关于第二n沟道TFT N4，其栅极连接到第二电容器C5的另一端，其源极连接到第三电容器C6，而其漏极连接到第一电容器C4的另一端。
图11示出这个DC-DC变换电路各部分的电压波形。如图11所示，第一时钟信号YCK+和第二时钟信号YCK-是反相关系。第一时钟信号YCK+和第二时钟信号YCK-的通/断占空比为50％。B1点电压是第一电容器C4的另一端电压，而B2点电压是第三电容器C6的内端电压。
接着，参考图12描述第一时钟信号YCK+为低电位(0V)和第二时钟信号YCK-为高电位(5V)时的工作原理。
第一电容器C4的输出变为-5V，以及其栅极连接到第一电容器C4的第一p沟道TFT P3和第一n沟道TFT N3分别导通和截止。这样电流Id5从第二电容器C5流过第一p沟道TFT P3。
而且，第二电容器C5的输出变为0V，以及其栅极连接到第二电容器C5的第二p沟道TFT P4和第二n沟道TFT N4分别截止和导通。这样，电流Id7从第三电容器C6经过第二n沟道TFT N4流向第一电容器C4。
在这个DC-DC变换电路中，第二n沟道TFT N4和第二p沟道TFT P4是按这样一种方式工作，因而，能限制B1点电压受到第一二极管D2的源极和漏极之间的阈值电压的影响。因此，栅极上施加有B1点电压的第一n沟道TFT N3完全截止，并不允许漏电流流过n沟道TFT N3，这样能够限制这个DC-DC变换电路在B2点输出电压的变化。
随后，参考图13描述第一时钟信号YCK+为高电位(5V)和第二时钟信号YCK-为低电位(0V)时的工作原理。
第一电容器C4的输出变为0V，以及其栅极连接到第一电容器C4的第一p沟道TFT P3和第一n沟道TFT N3分别截止和导通。这样，电流Id6从第三电容器C6经过第一n沟道TFT N3流向第二电容器C5。
而且，第二电容器C5的输出变为-5V，以及其栅极连接到第二电容器C5的第二p沟道TFT P4和第二n沟道TFT N4分别导通和截止。这样，电流Id8从第一电容器C4流过第二p沟道TFT P4。
在这个DC-DC变换电路中，第二n沟道TFT N4和第二p沟道TFT P4按这样一种方式工作，因而，能限制B1点电压受到第一二极管D2的源极和漏极之间的阈值电压(-Vthn)的影响。而且，栅极上施加有B1点电压的第一p沟道TFT P3完全截止并且不允许漏电流流过p沟道TFT P3，这样限制这个DC-DC变换电路在点B2输出电压的变化。
随后，描述一次电路仿真，执行该电路仿真，以确定这个DC-DC变换电路输出电压变化状态。仿真条件设置如下：第一电容器C4和第二电容器C5的电容：0.08”F；第三电容器C6的电容：1”F；频率：16.7kHz；每个TFT N3和P3的宽(W)/长(L)：4000”m/4.5”m；电子迁移率：100cm2/Vs；及每个TFT N4和P4的宽(W)/长(L)：5”m/4.5”m。
图14示出p沟道TFT的阈值电压在1到3V范围内变化及n沟道TFT的阈值电压在-1到-3V范围内变化时，第三电容器内端电压的变化。如图14所示，可确定第三电容器C6的内端电压变化应控制在-5到-4.85V的窄范围内。
接着，描述比较例子2的一种DC-DC变换电路。如图15和16的电路图所示，比较例子2的DC-DC变换电路具有这样一种配置：从图10电路中移去第二n沟道TFT N4和第二p沟道TFT P4。其他部分类似于图10的电路，并且将相同参考数字加到与图10相同的元件，并在这里省略重复的描述。
如图1 5所示，第一时钟信号YCK+为低电位(0V)，而第二时钟信号YCK-为高电位(5V)时，第一p沟道TFT P3导通，而第一n沟道TFT N3截止。在这种情况中，D1点电路是第一电容器C4另一端上的电压，受到第一二极管D2阈值电压(-Vthn)的影响。为此，第一n沟道TFT N3不会完全截止，漏电流流过n沟道TFT N3，这样增大第三电容器C6内端电压的变化。
而且，如图16所示，第一时钟信号YCK+为高电位(5V)，而第二时钟信号YCK-为低电位(0V)时，第一p沟道TFT P3截止，第一n沟道TFT N3导通。在这种情况中，D1点电压受到第一二极管D2阈值电压(-Vthn)的影响，并变为-Vthp。为此，第一p沟道TFT P3不会依据阈值电压(-Vthp)变化而完全截止，漏电流流过p沟道TFT P3，这样增大第三电容器C6内端电压的变化。
在与这个实施例DC-DC变换电路相同条件下对比较例子2的DC-DC变换电路进行一次仿真。然后，如图17所示，第三电容器C6的内端电压从-5V宽范围地变到-4.5V。
如上所述，在这个实施例中，第二n沟道TFT N4和第二p沟道TFT P4是在降压型DC-DC变换电路中新近提供的。特别地，关于第二n沟道TFT N4，其栅极连接到第二电容器C5的另一端，其源极连接到第三电容器C6，而其漏极连接到第一电容器C4的另一端。而且，关于第二p沟道TFT P4，其栅极连接到第二电容器C5的另一端，其源极连接到第一基准电压源GND，而其漏极连接到第一电容器C4的另一端。用这种配置，第一电容器C4另一端的电压停止受第一二极管D2的源极和漏极之间的阈值的影响。因此，其栅极连接到第一电容器C4另一端的第一p沟道TFT P3或第一n沟道TFT N3能完全地截止，并能限制由这些薄膜晶体管引起的漏电流。这样，能够限制第三电容器C6内端电压的变化，即，能够限制这个电路输出电压的变化。
在这个实施例中，如图12和13所示，在第一时钟信号YCK+设置为低电位和第二时钟信号YCK-设置为高电位，及第一时钟信号YCK+设置为高电位和第二时钟信号YCK-设置为低电位的两种情况中，电流从第三电容器C6流出。在这个DC-DC变换电路中，第一时钟信号YCK+和第二时钟信号YCK-每个的通/断占空比设置为50％，因而，在这两种情况中，电流均匀地从第三电容器C6流出。因此，能够进一步地限制第三电容器C6内端电压的变化。
第三实施例
如图18和19的电路图所示，这个实施例的升压型(boost-type)DC-DC变换电路具有这样一种配置：对应于图3和图4，开关元件P5，连接到第一基准电压源YVDD的输出级，和开关元件P6，连接到第三电容器C3的输入级。作为一个例子，用多晶硅作为材料的MOS型p沟道TFT用于每个开关元件P5和P6中。允许信号OE+提供给每个开关元件P5和P6。其他部分类似于第一实施例，并因此，相同的参考数字加到与图3和4相同的元件，并在这里省略了重复的描述。
第一时钟信号YCK+和第二时钟信号YCK-单独反相时，漏电流流过第一n沟道TFT N1。因此，在这个实施例中，如图20的电压波形所示，允许信号OE+设置为高电位，以在紧接在第一时钟信号YCK+和第二时钟信号YCK-反相之前到紧随其后的一段时间内，使开关元件P5和P6截止。
因此，依据这个实施例，在紧接在第一时钟信号YCK+和第二时钟信号YCK-反相之前到紧随其后的一段时间内，开关元件P5和P6都截止，因而，不允许电流流过第一n沟道TFT N1和第一p沟道TFT P1，并因此，能够防止这些薄膜晶体管内的漏电流的产生。
注意，图21示出图18和19中各个电流Id1到Id4的波形，并且图22示出能建立允许信号OE+的电路配置。
第四实施例
如图23和24的电路图所示，这个实施例的降压型DC-DC变换电路具有这样的一种配置：对应于图12和13电路图，开关元件N5，连接到第一基准电压源GND的输出级；及开关元件N6，连接到第三电容器C6的输入级。作为一个例子，用多晶硅作为材料的MOS型n沟道TFT用于每个开关元件N5和N6中。允许信号OE-提供给每个开关元件N5和N6。其他部分类似于第二实施例，并因此，相同参考数字加给与图12和13相同的元件，并在这里省略了重复的描述。
第一时钟信号YCK+和第二时钟信号YCK-单独反相时，漏电流流过第一N沟道TFT N3和第一p沟道TFT P3。因此，在这个实施例中，如图25电压波形所示，允许信号OE-设置为低电位，以在紧接在第一时钟信号YCK+和第二时钟信号YCK-反相之前到紧随其后的一段时间内，开关元件N5和N6都截止。注意，图26示出图23和24内各个电流Id5到Id8的波形。
因此，依据这个实施例，在紧接在第一时钟信号YCK+和第二时钟信号YCK-反相之前到紧随其后的一段时间内，开关元件N5和N6截止，因而，不会允许电流流过第一n沟道TFT N3和第一p沟道TFT P4，并因此，能够防止由这些薄膜晶体管引起的漏电流的产生。

Claims (6)

1、一种DC-DC变换电路，其特征在于，包括：
第一基准电压源；
第一电容器，所述第一电容器的一端连接到输出第一时钟信号的第一时钟信号源；
第二电容器，所述第二电容器的一端连接到第二时钟信号源，所述第二时钟信号源输出与第一时钟信号反相的第二时钟信号；
第三电容器，用于输出从所述第一基准电压源输出的并经过升压的一个电压；
第一n沟道薄膜晶体管，其栅极连接到所述第一电容器的另一端，其源极连接到所述第一基准电压源，而其漏极连接到所述第二电容器的另一端；
第一p沟道薄膜晶体管，其栅极连接到所述第一电容器的另一端，其源极连接到所述第三电容器，而其漏极连接到所述第二电容器的另一端；
第一二极管，按从所述第一电容器的另一端到所述第一基准电压源的正方向连接；
第二N沟道薄膜晶体管，其栅极连接到所述第二电容器的另一端，其源极连接到所述第一基准电压源；及其漏极连接到所述第一电容器的另一端；
第二p沟道薄膜晶体管，其栅极连接到所述第二电容器的另一端，其源极连接到所述第三电容器，而其漏极连接到所述第一电容器的另一端。
2、一种DC-DC变换电路，其特征在于，包括：
第一基准电压源；
第一电容器，所述第一电容器的一端连接到输出第一时钟信号的第一时钟信号源；
第二电容器，所述第二电容器的一端连接到第二时钟信号源，所述第二时钟信号源输出与第一时钟信号反相的第二时钟信号；
第三电容器，用于输出从所述第一基准电压源输出的并经过降压的一个电压；
第一p沟道薄膜晶体管，其栅极连接到所述第一电容器的另一端，其源极连接到所述第一基准电压源，而其漏极连接到所述第二电容器的另一端；
第一n沟道薄膜晶体管，其栅极连接到所述第一电容器的另一端，其源极连接到所述第三电容器，而其漏极连接到所述第二电容器的另一端；
第一二极管，按从所述第一电容器的另一端到所述第一基准电压源的正方向连接；
第二p沟道薄膜晶体管，其栅极连接到所述第二电容器的另一端，其源极连接到所述第一基准电压源；及其漏极连接到所述第一电容器的另一端；及
第二n沟道薄膜晶体管，其栅极连接到所述第二电容器的另一端，其源极连接到所述第三电容器，而其漏极连接到所述第一电容器的另一端。
3、按照权利要求1所述DC-DC变换电路，其特征在于，
每个所述第一时钟信号源和所述第二时钟信号源的输出信号的通/断占空比为50％。
4、按照权利要求2所述DC-DC变换电路，其特征在于，
每个所述第一时钟信号源和所述第二时钟信号源的输出信号的通/断占空比为50％。
5、按照权利要求1或3所述DC-DC变换电路，其特征在于，进一步包括两个开关元件，分别连接到所述第一基准电压源的输出级和所述第三电容器的输入级；
其中，在紧接所述第一时钟信号和所述第二时钟信号反相之前到紧随反相之后的一段时间内，所述各个开关元件都截止。
6、按照权利要求2或4所述DC-DC变换电路，进一步包括两个开关元件，分别连接到所述第一基准电压源的输出级和所述第三电容器的输入级；
其中，在紧接所述第一时钟信号和所述第二时钟信号反相之前到紧随反相之后的一段时间内，所述各个开关元件都截止。
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