CH646290A5 - Dispositif de transmission rapide de messages entre calculateurs. - Google Patents

Dispositif de transmission rapide de messages entre calculateurs. Download PDF

Info

Publication number
CH646290A5
CH646290A5 CH732881A CH732881A CH646290A5 CH 646290 A5 CH646290 A5 CH 646290A5 CH 732881 A CH732881 A CH 732881A CH 732881 A CH732881 A CH 732881A CH 646290 A5 CH646290 A5 CH 646290A5
Authority
CH
Switzerland
Prior art keywords
computer
computers
bus
main memory
messages
Prior art date
Application number
CH732881A
Other languages
English (en)
Inventor
Daniel Cousin
Jean-Francois Garnier
Jean-Pierre Georges
Original Assignee
Jeumont Schneider
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jeumont Schneider filed Critical Jeumont Schneider
Publication of CH646290A5 publication Critical patent/CH646290A5/fr

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356—Indirect interconnection networks
    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
    • G06F15/17375—One dimensional, e.g. linear array, ring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)

Description

646290
2

Claims (1)

  1. REVENDICATION Dispositiv de transmission rapide de messages entre des calculateurs connectés à un bus unique auquel est également reliée une mémoire principale, chacun desdits calculateurs ayant une mémoire et l'un d'eux, dit central, étant gestionnaire dudit dispositif, caractérisé en ce qu'il comprend un commutateur électronique (13) et une liaison bidirectionnelle (4) auxquels tous lesdits calculateurs sont connectés, chaque calculateur demandant à être connecté à un autre calculateur par l'intermédiaire de ladite liaison bidirectionnelle (4) audit calculateur principal, ledit commutateur électronique (13) étant commandé par ledit calculateur principal par l'intermédiaire dudit bus (5) de façon à permettre la transmission directe des messages entre lesdits calculateurs, ledit bus (5) étant principalement réservé à l'accès, pour chacun desdits calculateurs, à ladite mémoire principale (6).
    La présente invention concerne un dispositif de transmission rapide de messages entre des calculateurs connectés à un bus unique auquel est également reliée une mémoire principale.
    On connaît ce type de réseau dans lequel la transmission d'un message d'un calculateur à un autre est obtenue à l'aide d'un cycle d'écriture dans la mémoire principale effectué par le calculateur émetteur suivi d'un cycle de lecture de la mémoire principale effectué par le calculateur récepteur. Un dispositif de partage temporel de l'accès à la mémoire principale doit être prévu de manière à éviter tout brouillage de l'information circulant sur le bus. Les calculateurs sont tous pourvus d'une mémoire privée leur permettant d'effectuer localement la majorité des opérations requises, et l'un d'eux, dit calculateur central, assure la gestion du système, c'est-à-dire la commande des différents éléments du réseau.
    La mémoire privée de chacun des calculateurs devenant de plus en plus importante, les messages transférés au moyen du bus deviennent de plus en plus longs. II en résulte une saturation du trafic sur le bus et des difficultés d'accès des calculateurs à la mémoire principale.
    Le but de la présente invention est d'éviter, lors de la transmission de messages entre deux calculateurs, d'utiliser le bus, ce qui, d'une part, tend à diminuer la saturation du bus, et d'autre part, réduit le temps nécessaire à la transmission puisque les cycles successifs d'écriture et de lecture dans le dialogue d'un calculateur avec un autre calculateur par l'intermédiaire de la mémoire principale sont supprimés.
    La présente invention est définie par la revendication unique.
    L'invention sera mieux comprise et d'autres buts, avantages et caractéristiques apparaîtront plus chlairement à la lecture de la description qui suit d'un mode préféré de réalisation de l'invention, description à laquelle une planche de dessin est annexée sur laquelle: La figure unique représente schématiquement un dispositif de transmission rapide de messages conformément à l'invention. En référence maintenant à cette figure unique, le calculateur assurant la gestion du dispositif est le calculateur central 1 qui comporte une mémoire privée 2 ainsi qu'un dispositiv de partage temporel de l'accès à la mémoire principale 6 incluant un circuit de scrutation permettant de déceler le calculateur périphérique ayant demandé par la liaison bidirectionnelle 4 à être connecté au bus 5 pour avoir accès à la mémoire principale 6, et un circuit de décision accordant l'autorisation au calculateur qui a demandé l'accès dès que ce dernier est libre.
    Sur la figure, seuls trois calculateurs périphériques 7, 8, '9 ayant chacun une mémoire privée 10,11, 12, ont été représentés, mais il est bien évident que le nombre de ces calculateurs priphériques peut être différent de trois. Selon un exemple de réalisation, la mémoire principale 6 a une capacité de 512 k mots de 16 éléments binaires tandis que les mémoires privées 2,10, 1-1, 12... ont une capacité de 256 k mots.
    De manière à éviter que les messages échangés entre deux calculateurs circulent par le but 5 et la mémoire principale 6, et ainsi réduire le trafic sur le bus 5 tout en augmentant la vitesse de transmission des messages, un commutateur électronique 13 est connecté à chacun des calculateurs.
    Dans l'exemple de réalisation, ce commutateur 13 est un autocommutateur de téléphonie connu pour pouvoir assurer sans blocage la commutation de 16 liaisons numériques à une vitesse de 8 Mbit/s.
    Ce commutateur 13 est également commandé par le calculateur central 1 par l'intermédiaire du bus 5.
    Lorsqu'un calculateur, par exemple le calculateur 9, demande à envoyer un message à l'attention d'un autre calculateur, par exemple le calculateur 7, il adresse sa demande au calculateur central 1 par l'intermédiaire de la liaison bidirectionnelle 4. Puisque le calculateur 9 ne demande pas l'accès à la mémoire principale 6, le message peut être expédié directement au calculateur 7 par l'intermédiaire du commutateur électronique 13. Ce dernier reçoit alors, par l'intermédiaire du bus 5, l'ordre de connecter les deux calculateurs 9 et 7, sauf si le calculateur demandé est déjà occupé.
    De ce fait, plusieurs liaisons intercalculateurs peuvent être simultanément établies et il en résulte une augmentation très notable de la vitesse de transmission des messages.
    De plus, le bus 5 et la mémoire principale sont libérés de leur fonction respective de transfert des messages et peuvent ainsi être utilisés à d'autres tâches.
    Dans l'exemple considéré, s'il faut normalement 3,5 (is pour tranférer un mot de 16 éléments binaires d'un calculateur à la mémoire principale puis encore 3,5 |is, pour transférer le même mot de la mémoire principale vers un second calculateur, et sachant que le calculateur central 1 occupe le bus 5 la moitié du temps, le temps requis total pour le transfert d'un mot d'un calculateur à un autre est égal à 14 [is. Avec le dispositif conforme à l'invention, le transfert s'effectue en 2 ps seulement soit sept fois plus rapidement.
    En outre l'attente est sensiblement diminué puisque plusieurs liaisons simultanées peuvent être réalisées. Toutefois un circuit d'interface entrée-sortie additionnel doit être prévu à cet effet dans chacun des calculateurs, d'autant plus que la transmission doit être effectué selon le mode synchrone.
    Le mode préféré de réalisation l'invention ci-dessus est susceptible de modifications. En particulier, selon le circuit d'interface choisi, le commutateur 13 peut aussi bien être du type spatial que du type temporel.
    5
    xo
    15
    20
    25
    30
    35
    40
    45
    50
    55
    60
    V
    1 feuille dessins
CH732881A 1980-03-10 1981-03-06 Dispositif de transmission rapide de messages entre calculateurs. CH646290A5 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR8005287A FR2477809B1 (fr) 1980-03-10 1980-03-10 Systeme de transmission rapide de messages entre calculateurs

Publications (1)

Publication Number Publication Date
CH646290A5 true CH646290A5 (fr) 1984-11-15

Family

ID=9239479

Family Applications (1)

Application Number Title Priority Date Filing Date
CH732881A CH646290A5 (fr) 1980-03-10 1981-03-06 Dispositif de transmission rapide de messages entre calculateurs.

Country Status (23)

Country Link
US (1) US4692862A (fr)
JP (1) JPH0158540B2 (fr)
AT (1) AT385142B (fr)
AU (1) AU544497B2 (fr)
BE (1) BE887798A (fr)
BR (1) BR8107161A (fr)
CA (1) CA1169575A (fr)
CH (1) CH646290A5 (fr)
DE (1) DE3137627C1 (fr)
EG (1) EG15200A (fr)
ES (1) ES8201379A1 (fr)
FR (1) FR2477809B1 (fr)
GB (1) GB2083668B (fr)
HK (1) HK9985A (fr)
IT (1) IT1170790B (fr)
MA (1) MA19088A1 (fr)
MX (1) MX149444A (fr)
NL (1) NL8120044A (fr)
OA (1) OA06763A (fr)
SE (2) SE448501B (fr)
SG (1) SG86984G (fr)
WO (1) WO1981002643A1 (fr)
ZA (1) ZA811255B (fr)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0239827B1 (fr) * 1986-04-02 1993-05-26 Siemens Aktiengesellschaft Méthode de commande d'une mémoire commune d'un système multiprocesseur comprenant des systèmes microprocesseurs séparés
US4835674A (en) * 1986-07-28 1989-05-30 Bull Hn Information Systems Inc. Computer network system for multiple processing elements
JP2530829B2 (ja) * 1987-01-16 1996-09-04 株式会社日立製作所 直接メモリアクセス制御装置とマルチマイクロコンピュ―タシステム内におけるデ―タ転送方法
US5185877A (en) * 1987-09-04 1993-02-09 Digital Equipment Corporation Protocol for transfer of DMA data
EP0306736A3 (fr) * 1987-09-08 1991-12-18 Siemens Aktiengesellschaft Procédé pour la transmission d'information de connexion mémorisée dans une installation de commutation de communications vers une installation de traitement d'information
US4982325A (en) * 1988-03-18 1991-01-01 At&T Bell Laboratories Applications processor module for interfacing to a database system
US5146561A (en) * 1988-06-02 1992-09-08 Sears Communications Network, Inc. Communication network data manager system
US5193179A (en) * 1988-08-09 1993-03-09 Harris Corporation Activity monitor system non-obtrusive statistical monitoring of operations on a shared bus of a multiprocessor system
US5179669A (en) * 1988-08-22 1993-01-12 At&T Bell Laboratories Multiprocessor interconnection and access arbitration arrangement
US4906799A (en) * 1988-11-02 1990-03-06 Mobil Oil Corporation Process for the production of reduced viscosity high VI hydrocarbon lubricant
US5153881A (en) * 1989-08-01 1992-10-06 Digital Equipment Corporation Method of handling errors in software
US5163138A (en) * 1989-08-01 1992-11-10 Digital Equipment Corporation Protocol for read write transfers via switching logic by transmitting and retransmitting an address
US5251227A (en) * 1989-08-01 1993-10-05 Digital Equipment Corporation Targeted resets in a data processor including a trace memory to store transactions
US5068780A (en) * 1989-08-01 1991-11-26 Digital Equipment Corporation Method and apparatus for controlling initiation of bootstrap loading of an operating system in a computer system having first and second discrete computing zones
US5727164A (en) * 1991-12-13 1998-03-10 Max Software, Inc. Apparatus for and method of managing the availability of items
DE4223600C2 (de) * 1992-07-17 1994-10-13 Ibm Mehrprozessor-Computersystem und Verfahren zum Übertragen von Steuerinformationen und Dateninformation zwischen wenigstens zwei Prozessoreinheiten eines Computersystems
EP0592704B1 (fr) * 1992-10-12 1998-06-03 LEUNIG GmbH Dispositif pour transférer sélectivement des données et des fichiers
JP3076165B2 (ja) * 1992-12-25 2000-08-14 富士通株式会社 情報販売方法及びシステム
US5669015A (en) * 1994-07-25 1997-09-16 Dell Usa L.P. System for selectively coupling trackball and mouse through a switch where input device provides coded signal to disable trackball while permitting signals from mouse
KR100679969B1 (ko) * 1998-11-05 2007-02-08 에스아이아이 나노 테크놀로지 가부시키가이샤 네트워크 시스템
EP2289734B2 (fr) 2001-08-09 2018-07-04 Virgin Atlantic Airways Limited Système de sièges et unité de siège de passager pour aéroplane

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3810114A (en) * 1971-12-29 1974-05-07 Tokyo Shibaura Electric Co Data processing system
GB1411182A (en) * 1973-01-04 1975-10-22 Standard Telephones Cables Ltd Data processing
US3984819A (en) * 1974-06-03 1976-10-05 Honeywell Inc. Data processing interconnection techniques
JPS5236951A (en) * 1975-09-18 1977-03-22 Yaskawa Electric Mfg Co Ltd Computer system
DE2546202A1 (de) * 1975-10-15 1977-04-28 Siemens Ag Rechnersystem aus mehreren miteinander verbundenen und zusammenwirkenden einzelrechnern und verfahren zum betrieb des rechnersystems
US4096571A (en) * 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
JPS5466043A (en) * 1977-11-05 1979-05-28 Fujitsu Ltd Common-bus occupying system

Also Published As

Publication number Publication date
AU6780381A (en) 1981-08-31
MA19088A1 (fr) 1981-10-01
ES499822A0 (es) 1981-12-16
BE887798A (fr) 1981-07-01
IT8147975A0 (it) 1981-03-09
EG15200A (en) 1986-06-30
SE448501B (sv) 1987-02-23
SG86984G (en) 1985-06-07
GB2083668B (en) 1984-07-25
AU544497B2 (en) 1985-05-30
ATA902381A (de) 1987-07-15
IT1170790B (it) 1987-06-03
ES8201379A1 (es) 1981-12-16
DE3137627C1 (de) 1984-10-04
SE8106525L (sv) 1981-11-04
US4692862A (en) 1987-09-08
MX149444A (es) 1983-11-07
ZA811255B (en) 1982-03-31
CA1169575A (fr) 1984-06-19
OA06763A (fr) 1982-12-31
BR8107161A (pt) 1982-01-05
WO1981002643A1 (fr) 1981-09-17
FR2477809B1 (fr) 1987-08-21
GB2083668A (en) 1982-03-24
AT385142B (de) 1988-02-25
NL8120044A (nl) 1982-01-04
JPS57500266A (fr) 1982-02-12
HK9985A (en) 1985-02-15
FR2477809A1 (fr) 1981-09-11
JPH0158540B2 (fr) 1989-12-12

Similar Documents

Publication Publication Date Title
CH646290A5 (fr) Dispositif de transmission rapide de messages entre calculateurs.
FR2824157A1 (fr) Systeme de memoire evolutif avec interconnexions reconfigurables
CH640646A5 (fr) Dispositif de partage temporel de l'acces a une memoire principale connectee a un bus unique entre un calculateur central et une pluralite de calculateurs peripheriques.
FR2680254A1 (fr) Systeme a microcalculateur, a consommation electrique reduite.
EP0883064B1 (fr) Détection de points chauds dans une machine avec mémoire à accès non uniforme.
FR2651946A1 (fr) Procede d'adaptation d'une imprimante a une fonction de telecopie autonome, dispositif et application s'y rapportant.
EP0182678B1 (fr) Terminal de télé-informatique à extensions externes
FR2493562A1 (fr) Systeme d'utilisation de disques en commun et d'intercommunication entre disques
EP0166062A1 (fr) Dispositif d'arbitrage d'accès à une ressource partagée
EP0107998B1 (fr) Autocommutateur électronique temporel numérique MIC à architecture décentralisée
FR2549621A1 (fr) Systeme multiprocesseur pour communication des processeurs entre eux
EP0376249B1 (fr) Procédé de déblocage d'un système multiprocesseurs multibus
EP0594473B1 (fr) Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes
FR2680294A1 (fr) Dispositif de transmission d'informations en differentiel entre au moins deux organes d'un vehicule automobile.
FR2571870A1 (fr) Dispositif de sauvegarde de memoire de microprocesseur.
FR2878100A1 (fr) Procede d'etablissement de connexions pour l'acces de terminaux d'utilisateurs itinerants a des reseaux de donnees
EP0908828A1 (fr) Procédé et système contrÔle d'accès partagés à une mémoire vive
EP4273720A1 (fr) Systeme sur puce integrant un circuit d´acces direct en memoire et procede correspondant
FR2538140A1 (fr) Dispositif de couplage de bus pour systeme de traitement de donnees a bus multiples
FR2575847A1 (fr) Dispositif et procede d'assistance d'une unite de traitement informatique
FR2841680A1 (fr) Dispositif de stockage de donnees multiports, en particulier pour une unte arithmetique et logique d'un processeur de traitement numerique du signal
EP3765959A1 (fr) Gestion des donnees de configuration pour un serveur multimodule
FR2472780A1 (fr) Dispositif permettant de piloter un systeme informatique a partir d'une console locale et d'une console a distance
FR2528646A1 (fr) Dispositif de transmission entre les terminaisons d'un systeme de communication temporel
FR2769728A1 (fr) Procede et systeme perfectionnes de controle d'acces partages a une memoire vive

Legal Events

Date Code Title Description
PUE Assignment

Owner name: JS TELECOM

PL Patent ceased