CH616024A5 - - Google Patents

Description

La présente invention se rapporte à un circuit intégré à transistors MOS complémentaires comprenant un substrat semiconducteur dans lequel sont logés une première sorte de transistors MOS, d'un certain type de conduction, et au moins un caisson de dopage opposé à celui du substrat, dans lequel sont logés une seconde sorte da transistors MOS, d'un type de conduction opposé au premier.

On a souvent besoin, dans un circuit complexe, de disposer sur un même circuit intégré, à la fois de transistors MOS des deux types et d'au moins une troisième sorte de transistors, de même type que les transistors logés dans un caisson, mais de tension de seuil plus basse, et pouvant servir per exemple de sources de courant stables au de résistances élevées. Or, l'état de la technique ne permet pas de répondre de manière satisfaisante à un tel besoin.

En effet, de tels éléments sont difficiles à obtenir à l'aide des structures connues. Pour obtenir des sources de courant, on doit avoir recours à des artifices de circuits qui ne sont pas toujours satisfaisants. Des résistances formées par les diffusions de caisson ont un dopage trop élevé, donc une résistivité trop basse pour certaines applications.

On pourrait à la rigueur envisager de compléter une technologie connue en ajoutant des étapes et des masques supplémentaires. Mais en pratique, une étape ou un masque de plus se traduit par un accroissement très sensible du coût et des exigences plus sévères si l'on veut bonne qualité.

Le but de l'invention est donc de fournir un circuit intégré à transistors MOS complémentaires comportant en outre une troisième sorte de transistors, de même type que les transistors logés dans un caisson, mais de tension de seuil plus basse, et pouvant servir de sources de courant stables sans entraîner de complication sensible de la technologie.

Le circuit intégré à transistors MOS selon l'invention est caractérisé en ce qu'il comprend une troisième sorte de transistor comportant un canal ayant au moins une région de dopage intermédiaire entre celui du substrat et celui des caissons, la dite région étant constituée par la proximité de deux bords de caisson, ces bords étant parallèles aux lignes de courant dans le canal et séparés par un intervalle non supérieur au double du rayon de diffusion latérale du dopant des caissons et le dopage étant celui résultant de la dite diffusion latérale.

L'invention répond donc au besoin mentionné plus haut en fournissant un circuit dont la réalisation n'implique pas de modification intolérable de la technologie, mais simplement certaines particularités dans le dessin des masques photolitho-5 graphiques. Ces particularités consistent essentiellement, comme on le décrira, à ménager soit une bande étroite de masquage dans un caisson, soit un intervalle relativement étroit entre deux régions de caisson.

Comme technologie de départ, on prendra, par exemple, m celle exposée dans le brevet suisse No 542 518, (Réf. 1) qui permet d'obtenir une structure de circuit intégré à transistors MOS complémentaires à grille de silicium et oxydes dopés.

L'avantage évident apporté par la présente invention réside dans la troisième variété de transistors. Ces transistors se distin-15 guent par une tension de seuil plus basse que celle des autres transistors du circuit réalisés de manière connue. On peut même prévoir une tension de seuil telle qu'un courant circule à tension de grille nulle, le composant constituant alors une source de courant très pratique. La tension de seuil peut être choisie entre 20 diverses valeurs ; à cette fin il suffit de choisir la largeur appropriée pour le dit intervalle entre les deux bords de caisson. Pour un transistor MOS à canal n par exemple, si la largeur est très petite, les propriétés se rapprocheront du cas connu. Si cette largeur est de l'ordre de grandeur de jonction, da dite région 25 intermédiaire de copage aura une zone très faiblement dopée et on aura une tension de seuil abaissée. Cette largeur ne peut guère dépasser le double de l'extension de la diffusion latérale, car les diffusions latérales seraient disjointes et le composant ne fonctionnerait plus.

30 Par ailleurs, on connaît un circuit intégré a transistors MOS complémentaires comprenant une troisième sorte de composant. Mais il s'agit d'un problème très différent de celui correspondant à la présente invention car le composant supplémentaire recherché dans ce cas est un transistor à haute tension. La 35 technologie de départ est du genre de celle décrite dans le brevet suisse No 542 518 cité plus haut est les méthodes pour obtenir le transistor à haute tension dans cette technologie sont décrites dans l'article de R.A. Blanchard et al. «Higt-Voltage Simulta-neous Diffusion Silicon-Gate CMOS», IEEE J. of Solid State 40 Circuits, Vol. SC-9, No 3, June 1974, p. 103-110 (Réf. 2).

Rien ne suggère dans cet article l'idée à la base de la présente invention et le résultat obtenu tout à fait étranger à celui fourni par la présente invention.

On connaît d'autre part une réalisation impliquant l'idée 45 d'utiliser da diffusion latérale. Mais on verra que cette réalisation répond à un but très différent de celui de la présente invention. Le but est d'obtenir un canal très court, sans exigences spéciales pour le masque, et la réalisation est décrite dans l'article de M.D. Poschaet al. «Threshold voltage controllability so in double-diffused MOST», IEEE Trans, on Electron Devices, Vol. ED-21, No 12, Dec. 1974 (Réf. 3).

Selon cet article, un transistor dit Double-Diffused MOS comporte un canal très court obtenu par diffusion latérale. La longueur du canal est pratiquement la différence de pénétration 55 latérale de deux diffusions successives de dopants opposés diffusés à partir de la même région.

La structure obtenue est très différente de ce que propose la présente invention.

L'article se penche avant tout sur le problème consistant à 60 maîtriser la tension de seuil de ce transistor. Mais le but du Double-Diffused MOST à canal court n'est nullement une tension de seuil réduite ou nulle; le but est d'obtenir un transistor capable de bonnes performances en haute fréquence, notamment grâce à un canal court capable de condiure un courant 65 important à relativement faible chute ohmique.

D'ailleurs, en ce qui concerne la tension de seuil, on appréciera le fait que la présente invention permet de bien maîtriser ce paramètre, au point que l'on peut créer sur le même circuit

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des transistors à différentes tensions de seuil, à volonté, et ceci en intervenant simplement au niveau du dessin des masques. La présente invention se distingue ainsi de manière très nette du Double-Diffused MOST décrit.

Le transistor décrit dans l'article cité ci-dessus pose certains problèmes dès qu'on cherche à l'incorporer comme composant dans une structure de circuit intégré. Un des problèmes est l'isolation du drain.

Une technique qui a permis de tourner cette difficulté est décrite dans l'article de T. Masuhara et R. S. Muller «Comple-mentary D-MOS Process for LSI», IEEE J. of Solid State Circuits, Vol. SC-11, No 4, Août 1976 (Réf.4)

Le but de la technique décrite dans cet article est de créer une nouvelle variété de circuits intégrés à transistors MOS complémentaires. Les C-MOS sont extrêmement intéressants pour des circuits logiques à haute densité et ä faible consommation de repos.

L'idée présentée consiste à remplacer, dans le circuit C-MOS, les transistors C-MOS d'une type, par exemple les transistors à canal n si le substrat est de type n, par un transistor MOS obtenu en procédant à travers les mêmes ouvertures drain-source, â la diffusion séquentielle du caisson puis des zones de drain et de source. L'électrode de grille sert alors de masque pour les deux diffusions; sa largeur détermine donc le dopage de la région centrale du canal, ce qui a pour inconvénient d'entraîner une forte dépendance entre longueur de canal et tension de seuil, et limite fortement le principe aux canaux courts. Les effets obtenus consistent principalement en une diminution du nombre de masques nécessaires et en une économie en temps de diffusion et en surface de caissons.

Mais l'invention est tout à fait distincte de ce qui est décrit ci-dessus, et elle garde tout son intérêt propre, du moment qu'elle répond à d'autres besoins et réalise d'autres effets. En particulier, un des avantages de la présente invention est d'ajouter à une structure C-MOS classique une troisième sorte de transistors intéressants et nouveaux pour une telle structure, de même type que les transistors logés dans un caisson, mais de tension de seuil plus basse, et pour réaliser, par exemple, des fonctions de sources de courant, d'une manière qui, antérieurement, ne pouvait être réalisée de manière satisfaisante.

A titre de comparaison, pour montrer l'intérêt de la présente invention, examinons des moyens actuellement connus pour réaliser une référence de courant de faible valeur (1 jxA ou moins) nécessaire au fonctionnement de nombreux circuits analogiques, dans les applications à faible consommation.

Parmi les moyens compatibles avec les technologies CMOS connues, telle que celle qui est citée en réf. 1, deux circuits sont exposés dans l'article «CMOS Analog Integrated Circuits Based on Weak Inversion Operation» par E. Vittoz et J. Fellrath,

IEEE Journal of Solid State Circuits, Vol. SC-12, No 3, juin 77 (réf. 5). Un premier circuit, montré à la fig. 5 de cet article, délivre un courant stabilité dans un domaine étroit de tension. Un deuxième circuit, montré à la fig. 8, livre un courant stable dans un grand domaine de tension, ainsi que le prouve sa caractéristique courant-tension à la fig. 9. Mais ces solutions présentent l'inconvénient d'exiger de 3 à 5 transistors appairés et une résistence de valeur élevée. Elles prennent da la place, sont sensibles aux différences des tensions de seuil de transistors voisins et consomment un courant supplémentaire.

Selon une autre solution, une caractéristique courant-ten-sion similaire à celle de la fig. 9 de l'article susmentionné s'obtient à partir d'un seul transistor dont la grille est reliée à la source, si sa tension de seuil est suffisamment basse ou négative (transistors à appauvrissement, en anglais «depletion type transistor»). Mais un tel transistor exige des étapes de fabrication supplémentaires, par exemple l'implantation ionique dans la région du canal. Cette opération décale la tension de seuil. Voir par exemple le livre «MOS Field Effect Transistors and Integrated Circuits« de Paul Richmann, Editeur John Wiley & Sons New York, 1973 (réf. 6) ch. 7.7. L'application sélective de l'implantation ionique à quelques transistors, à l'exclusion des 5 autres, exige un masque et des étapes technologiques supplémentaires, ce qui renchérit le procédé et risque de diminuer le rendement de fabrication. Ces techniques connues présentent donc des inconvénients sensibles. L'invention a remédié à ces inconvénients ; contrairement aux références 3 et 4 citées, l'in-io vention permet d'obtenir, à l'aide d'une technologie CMOS standard, la dite troisième sorte de transistor souhaitée, dont la tension de seuil est décalée par rapport à celle des transistors normaux et dont les dimensions peuvent être quelconques, en particulier le canal très long. Elle permet donc d'obtenir d'une 15 manière nouvelle, simple et efficace, des fonctions spéciales telles qu'une référence de courant de faible valeur.

Ce résultat permet également d'établir l'originalité et le progrès de l'invention par rapport à deux autres réalisations connues.

2o L'une des ces réalisations est décrite dans le brevet français 2 064 191 et concerne une méthode pour obtenir, sur un circuit C-MOS, une troisième sorte de composant qui est une résistance. Mais l'intérêt de cette réalisation est limité car il ne concerne que des résistances.

25 Une autre réalisation est décrite dans une publication (Neues aus der Technik, Würzburg, «Herstellung eines isolierten MOS-Transistors», p. 6-7). On y décrit une technique permettant d'obtenir sur un circuit C-MOS une troisième sorte de transistor utilisant un chevauchement de diffusions latérales. 30 Mais, contrairement à la présente invention, le canal obtenu d'après cette publication a une longueur limitée valant au plus deux fois le rayon de diffusion.

Or, la présente invention permet justement d'être totalement affranchi de cette limitation quant à la dimension du canal, 35 ce qui permet d'atteindre des résultats et des avantages qui étaient hors de la portée des techniques connues susmentionnées.

L'invention présente d'ailleurs une intéressante possibilité qu'il convient de noter. Du fait que les bords délimitant la 40 diffusion latérale sont parallèles aux lignes de courant, on aura des lignes de courant à dopage constant; mais en revanche, le dopage varie progressivement du bord au centre du canal. Du fait que l'on a une pluralité de lignes de courant, le dopage étant constant le long d'une ligne, mais variant d'une ligne à l'autre, le 45 transistor se comporte comme une multiplicité des transistors en parallèle, ayant des tensions de seuil différentes. Il en résulte que l'on peut ainsi obtenir une propriété très intéressante de seuil progressif (remote cut-off).

L'invention sera mieux comprise à l'aide de la description 50 faite ci-après en référence aux dessins, qui illustrent à titre d'exemples, quelques formes d'exécution de l'objet de l'invention.

La fig. la illustre une coupe de la structure connue d'un caisson et la fig. lb le profil correspondant de la concentration 55 en surface.

La fig. 2a est une coupe et la fig. 2b une vue en plan correspondante de la structure de base d'une première forme d'exécution du circuit selon l'invention, en cours de fabrication.

La fig. 3a est une coupe et la fig. 3b un plan de masque d'un 60 transistor MOS à canal n selon une autre forme d'exécution.

Les fig. 4a, 4b et 4c illustrent une variante de la forme d'exécution selon figs. 3a et 3b et représentent un transistor MOS à canal n de grande largeur de canal.

La fig. la montre, dans une technologie connue (Réf. 1), une 65 coupe de la structure d'un caisson en cours de fabrication. En technologie CMOS, les MOST (transistors à effet de champ à électrode isolée, désignés habituellement comme transistors de structure Métal-Oxyde-Semiconducteur même si la grille (gate)

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est en silicium polycristallin plutôt qu'en métal) peuvent être de

2 types différents. Les transistors à canal p sont situés dans le substrat 1 dopé n~. Les transistors à canal n sont situés dans au moins un caisson 2, constitué par une région de dopage p-. Ce caisson est obtenu par implantation ou diffusion dans une overture de l'oxyde 3. La concentration des dopants à la surface du caisson est uniforme à l'intérieur de cette ouverture. Les bords 4 de cette ouverture définissent les bords du caisson. Toutefois, les traitements thermiques à haute température produisent une diffusion du dopant aussi bien en profondeur que latéralement. Aux bords du caisson, le dopage net en surface décroît régulièrement jusqu'à une valeur nulle à l'endroit de la jonction p-n 5 entre substrat n~ et caisson p~.

La fig. lb montre le profil de la concentration N en surface le long de l'abscisse x. La concentration dans le substrat est ND. Dans la région homogène du substrat, la concentration de bore est Na, et la concentration nette d'impuretés est lNA-NDl. La zone de transition 6 s'étend depuis le bord de l'ouverture jusqu'à la jonction p-n sur une distance typique de plusieurs micromètres.

La fig. 2a montre en coupe et la fig. 2b en vue de dessus la structure de base d'une première forme d'exécution du circuit selon l'invention, en cours de fabrication. Un substrat 1 de silicium faiblement dopé n- est surmonté d'une couche d'oxyde

3 présentant une ouverture destinée à laisser passer les atomes dopants de bore. Cette ouverture est interrompue par une bande de masquage 11 dont les bords 12 sont proches l'un de l'autre. Dans la vue de dessus (b) de cette figure et dans les suivantes, on représente en traitillé les limites 12 des ouvertures de diffusion du caisson. Après les opérations de prédéposition et les traitements thermiques à haute température, le substrat présente 2 zones dopées d'une façon homogène 14 et 15, séparées par une région intermédiaire 16 située sous la zone de masquage 11, et dont la concentration en surface est intermédiaire entre celle du substrat et la concentration dans une région homogène des caissons. On remarquera que, dans la figure 2, on a représenté les jonctions p-n 17 et 18 correspondant à chacun des caissons pris isolément après diffusion finale. Dans la zone médiane 16, la superposition des concentrations provenant de chaque ouverture déplacera vers le bas la jonction p n résultante. Au cours des étapes de fabrication ultérieures, la couche d'oxyde 3 est éliminée, et une nouvelle couche d'oxyde est crue thermiquement sur toute la surface. Seule, la structure sous la surface du semiconducteur subsiste. En faisant coïncider le canal d'un transistor MOS avec la zone médiane 16, on obtiendra un élément de caractéristiques différentes de celles des transistors MOS localisés soit dans la région homogène d'un caisson, soit dans le substrat.

La fig. 3a illustre la vue en coupe et la fig. 3b le plan de masque d'un transistor MOS à canal n selon une autre forme d'exécution à tension de seuil abaissée par rapport aux transistors MOS situés dans les zones homogènes des caissons. Les figures se rapportent à la technologie C-MOS à grille de Si polycristallin (Réf. 1) et correspondent à une étape de fabrication intermédiaire. On distingue, comme à la figure 2a un substrat 1 et des zones diffusées 14 et 15 séparées par une région intermédiaire 16 dont la concentration en surface est plus faible que dans les régions homogènes 14 et 15. Cette région est obtenue par une bande de masquage (11, fig. 2a) du masque caisson. Elle est surmontée d'un oxyde mince 21 et d'une 5 couche de silicium polycristallin 22 formant la grille du transistor MOS . La largeur du transistor MOS est délimitée par les flancs 24 d'un oxyde épais 23 (qui n'est pas celui qui a servi â définir les régions 14,15 et 16). Les régions source 25 et drain 26 du transistor MOS sont situées dans un autre plan que la fig. 1(l 3a, et sont visibles sur la vue en plan de la fig. 3b. Ces régions sont définies par une diffusion n+ (phosphore) à travers l'ouverture 24 de l'oxyde 23 aux endroits non masqués par la grille définie par le bord 27. La profondeur de la jonction n+ doit être inférieure à celle du caisson au même endroit. La différence l 5 entre un transistor MOS à canal n situé dans un caisson homogène, et le transistor MOS de la fig. 3 est la présence de la zone de dopage réduit 16 sous la grille, donc dans la région du canal. Cette région s'inverse plus facilement sous l'effet d'une tension positive appliquée à la grille. Le transistor ainsi obtenu possède 2o une tension de seuil plus basse qu'un transistor MOS normal, et peut même être déjà conducteur à une tension de grille nulle (transistor MOS à appauvrissement). La tension de seuil de ce transistor MOS dépend da la largeur da la bande de masquage (11, fig. 2a) utilisée lors da la diffusion des caissons. Elle peut 25 donc être ajustée lors du dessin du masque de caissons.

Les opérations suivantes dans la fabrication du transistor ne sont pas représentées sur la fig. 3a, car elles ne sont pas différentes du procédé connu (Réf. 1). On notera que, contrairement aux structures connues de transistors à double diffusion 30 (Réf. 3 et 4), le dopage est ici sensiblement homogène le long d'une ligne de courant allant de la source 25 au drain 26. Par contre, il varie des bords au centre du canal. Ce transistor se comporte comme une pluralité de transistors en parallèle, ayant des substrats de concentration différente. C'est la zone centrale, i5 avec sa concentration effective faible, qui contribue d'abord à faire conduire le transistor MOS à faible tension de grille. A partir d'une tension voisine de la tension de seuil des transistors normaux dans le même substrat, le courant circule dans l'ensemble de la section. Ce transistor MOS présente donc un seuil 40 progressif (remote cut-off).

Les figs. 4a, 4b et 4c illustrent une variante da le structure précédente montrant un transistor de grande largeur et faible tension de seuil obtenu par la mise en parallèle de plusieurs zones à dopage réduit. La figure 4a montre plusieurs bandes de 45 masquage au même stade de fabrication que sur la fig. 2a. Ces bandes définissent plusieurs (ici 3) zones 31,32,33 de dopage réduit. La fig. 4b montre la coupe d'un large transistor MOS au même stade de fabrication que sur la fig. 3a. Les zones de dopage rédiut 31,32,33 sont réparties sur la largeur du canal, so La figure 4c montre les plans de masque de la même structure, soit les masques caisson 12, ouverture de diffusion 24 et grille de silicium polycristallin 27. Un tel transistor est capable de fournir un courant important à tension de grille nulle. Ce courant dépend peu de la tension drain-source, pour autant qu'elle soit 55 supérieure à une tension de saturation VDsat correspondant au pincement du canal.

C

1 feuilles dessins

Claims (2)

616 024 2 REVENDICATIONS

1. Circuit intégré à transistors MOS complémentaires comprenant un substrat semi-conducteur dopé, des transistors MOS d'une première sorte logés dans le substrat, au moins un caisson ménagé dans le substrat, le caisson ayant un dopage opposé au dopage du substrat, des transistors MOS d'une seconde sorte logés dans le caisson, les transistors da la seconde sorte ayant un type de conduction opposé au type de conduction des transistors de la première sorte, caractérisé en ce qu'il comprend au moins un transistor d'une troisième sorte, comportant un canal ayant au moins une région da dopage intermédiaire entre celui du substrat et celui du caisson, la dite région étant constituée par la proximité de deux bords de caisson, ces bords étant parallèles aux lignes de courant dans le canal et étant séparés par un intervalle non supérieur au double du rayon de diffusion latérale du dopant des caissons, le dopage de la dite région étant celui résultant de la dite diffusion latérale.

2. Circuit intégré selon la revendication 1, caractérisé en ce qu'au moins un transistor da la dite troisième sorte possède un canal qui comporte, sous la grille, au moins une région de dopage intermédiaire obtenue par une bande de masquage lors de la diffusion des caissons.