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Die Erfindung betrifft ein Verfahren zum Erzeugen eines Ausgangssignals, dessen Ausgangsfrequenz sich um ein vorgegebenes Übersetzungsverhältnis von der Eingangsfrequenz eines Eingangssignals unterscheidet, wobei die Phase des Ausgangssignals mit der Phase des Eingangssignals gekoppelt ist. Weiters betrifft die Erfindung eine Einrichtung zur Durchführung eines solchen Verfahrens.
Ein mit der Phase eines Eingangssignals gekoppeltes Ausgangssignal wird herkömmlicherweise über eine PLL-Schaltung erzeugt, wie dies beispielsweise in "HalbleiterSchaltungstechnik", U. Tieze und Ch. Schenk, Springer-Verlag Berlin, Heidelberg, 1980 beschrieben ist. Bei dieser ist ein Phasenregelkreis vorgesehen, bei dem die Frequenz des Ausgangssignals derart eingestellt wird, dass eine Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal am Eingang des Phasenregelkreises verschwindet.
Eine Änderung der Frequenz des Eingangssignals wird somit über Bauteile mit integrierendem Verhalten, die die Eingangsphase ermitteln, und den Phasenregelkreis in eine Änderung der Frequenz des Ausgangssignals umgesetzt, wodurch sich die Reaktionszeit stark verlangsamt (geringe Dynamik des Systems).
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Allerdings kommt dort ein analoger spannungsgesteuerter Oszillator mit beschränkter Leistung zum Einsatz.
Aufgabe der Erfindung ist es, ein verbessertes Verfahren der eingangs genannten Art bereitzustellen, durch das u. a. eine höhere Genauigkeit und eine grössere Dynamik ermöglicht wird.
Erfindungsgemäss gelingt dies beim Verfahren der eingangs genannten Art dadurch, dass die Eingangsfrequenz des Eingangssignals ermittelt wird, der Wert der Ausgangsfrequenz als digitales Signal über das vorgegebene Übersetzungsverhältnis berechnet wird, ein Ausgangssignal mit dieser Ausgangsfrequenz von einem digitalen Signalgenerator erzeugt wird, die Phase des Ausgangssignals ermittelt wird, ein Phasenfehler des Ausgangssignals bestimmt wird und zu vorgegebenen Zeitpunkten eine Korrektur der Phase des Ausgangssignals durchgeführt wird.
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Durch die unmittelbare Übersetzung der Eingangsfrequenz in die Ausgangsfrequenz wirkt sich eine Änderung der Eingangsfrequenz über die schnelle, voll digitale Verarbeitung praktisch ohne Verzögerung auf die Ausgangsfrequenz aus.
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Weiters wird im Gegensatz zu herkömmlichen PLLs die Kopplung der Phase des Ausgangssignals an die Phase des Eingangssignals auch bei grossen Schwankungen der Eingangsfrequenz gewährleistet.
Weitere Vorteile und Einzelheiten der Erfindung werden im folgenden anhand der beiliegenden Zeichnung erläutert.
In dieser zeigen : Fig. 1 eine schematische Darstellung der Funktionseinheiten einer erfindungsgemässen
Einrichtung zur Durchführung des erfindungsgemässen Verfahrens und Fig. 2 eine schematische Darstellung einer Realisierung der erfindungsgemässen
Einrichtung.
Das Eingangssignal mit der Frequenz fe wird einem Eingangszähler 1 zugeführt, der die Anzahl der Perioden i des Eingangssignals zählt. Von der Einheit 2 wird der Eingangszähler 1 (vorzugsweise unmittelbar) nach jeder oder nach jeweils einer bestimmten Anzahl von Perioden ausgelesen und vom ausgelesenen Wert in der beim vorhergehenden Auslesevorgang erhaltene Wert in-1 abgezogen. Es wird dadurch die Anzahl der Perioden inin-1 des Eingangssignals zwischen den beiden Auslesevorgängen des Eingangszähler 1 erhalten.
Ein Taktgeber 4 erzeugt ein Rechtecksignal mit der Frequenz fs, das als Systemtakt bezeichnet wird. Die Anzahl der Takte des Systemtakts werden von einem Systemtaktzähler 3 gezählt. Die Einheit 6 liest zu den selben Zeitpunkten, zu denen die Einheit 2 den
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Die Anzahl der Systemtakte zwischen zwei Auslesevorgängen sowie die Anzahl der Perioden des Eingangssignals zwischen zwei Auslesevorgängen werden der Einheit 5 zugeführt, welche die Eingangsfrequenz fE berechnet, indem sie das Verhältnis zwischen der Taktfrequenz fs des Systemtaktes und der Anzahl der Systemtakte zwischen zwei Auslesevorgängen bildet und das Ergebnis mit der Anzahl der Perioden des Eingangssignals zwischen zwei Auslesevorgängen multipliziert.
Die Eingangsfrequenz fE ergibt sich also zu
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Der Eingangszähler 1, der Systemtaktzähler 3 und die Einheiten 2,5, 6 bilden somit zusammen eine Frequenzmesseinrichtung zur Bestimmung der Eingangsfrequenz fg des Eingangssignals.
Die ermittelte Frequenz fi wired einer Filtereinheit 7 zugeführt, welche über eine Filterfunktion H (p) Schwankungen der Eingangsfrequenz ausgleicht. Man erhält die gefilterte Eingangsfrequenzfg Die Einheit 8 berechnet aus der gefilterten Eingangsfrequenz fE die Ausgangsfrequenz fA, indem sie mit dem Übersetzungsverhältnis Ü multipliziert,
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wobei
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mit k1 einer ersten Konstanten und k2 einer zweiten Konstanten, die vorzugsweise ganze Zahlen sind.
Die berechnete Ausgangsfrequenz fA wird einem Signalgenerator 9,10, 11 zugeführt, an dessen Ausgang das Ausgangssignal mit der Ausgangsfrequenz fA anliegt. Der Signalgenerator umfasst ein Addierglied 10, welches einen Wert der an einem seiner Eingänge 10a, 10b anliegt, zu einem im Addierglied gespeicherten Wert addiert und diesen Wert am Ausgang 10c des Addiergliedes als Ausgabewert a ausgibt. Die Addition des am Eingang 10a anliegenden Wertes erfolgt, sobald ein Steuersignal an einem Steuereingang 10d angelegt wird. Dieses Steuersignal wird vom Taktgeber 4 abgenommen, sodass das Addierglied 10 bei jedem vom Taktgeber 4 ausgegebenen Takt eine derartige Addition des am Eingang 10a anliegenden Wertes durchführt.
Die Addition des am Eingang 10b
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anliegenden Wertes erfolgt, sobald ein Signal an einen weiteren, in Fig. 1 nicht gezeigten Steuereingang angelegt wird, beispielsweise nach jeder Periode des Eingangssignals (siehe weiter unten).
Der Ausgabewert des Addiergliedes 10 weist einen Maximalwert amax auf und bei einem Überschreiten dieses Maximalwertes um einen bestimmten Überlauf wird dieser Überlauf als neuer Ausgabewert gesetzt und ausgegeben (das Addierglied beginnt also bei einem Überschreiten des Maximalwertes wieder bei Null und addiert den Rest zu Null dazu). Das höchstwertige Bit des Ausgabewertes des Addiergliedes 10 wird von der Einheit 11 ausgefiltert und liegt am Ausgang der Einheit 11 als Ausgabesignal an, welches in diesem Ausführungsbeispiel somit ein Rechtecksignal ist. Die Periodendauer dieses Rechtecksignals wird durch die Zeitabstände zwischen dem jeweiligen Überschreiten des Maximalwertes des Addiergliedes 10 bestimmt.
In der Einheit 9 wird ein Inkrementalwert w berechnet, der an den Eingang 10a des Zählers 10 angelegt wird. Der Inkrementalwert w bestimmt sich aus dem Verhältnis zwischen der Ausgangsfrequenz fA und der Systemtaktfrequenz fs (bzw. der Frequenz, mit der der Inkrementalwert vom Eingang 10a zum Ausgabewert a addiert wird), multipliziert mit dem Maximalwert amax des Addierghedes, also
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Der Inkrementalwert w wird somit nach jedem Auslesevorgang durch die Einheiten 2 und 6 entsprechend der neuen Eingangsfrequenz fE und der daraus berechneten neuen Ausgangsfrequenz fA neu gesetzt. Das Addierglied addiert in der Folge diesen Inkrementalwert bei jedem Takt des Taktgebers 4 zu seinem Ausgabewert a.
Solange der Ausgabewert a des Addiergliedes 10 kleiner als die Hälfte des Maximalwertes amax ist, liegt der Ausgang der Einheit 11 auf dem Massepotential, sobald der Ausgabewert des Addiergliedes die Hälfte des Maximalwertes überschreitet, liegt der Ausgang der Einheit 11 auf der Maximalspannung.
Beim Einschalten der Einrichtung wird das Addierglied auf einen Ausgabewert a initialisiert, der um Eins unter Hälfte des Maximalwertes liegt, sodass nach einer positiven Flanke des Eingangssignals möglichst ohne Phasenverzögerung eine positive Flanke des Ausgangssignals ausgegeben wird.
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Ein Eingangssignal mit einer Eingangsfrequenz fa wird somit unmittelbar in ein Ausgangssignal mit einer Ausgangsfrequenz fA übersetzt, die sich von der Eingangsfrequenz um das Übersetzungsverhältnis Ü unterscheidet, wodurch bei einer Änderung der Frequenz des Eingangssignals die Frequenz des Ausgangssignals dieser Änderung fast ohne Verzögerung folgt.
Ohne weitere Massnahmen würden aber die Phasenlage des Eingangssignals und die Phasenlage des Ausgangssignals sehr rasch auseinanderlaufen, wobei auch einzelne Impulse des Ausgangssignals verlorengehen könnten. Es wird daher eine Korrektur der Phasenlage des Ausgangssignals, beispielsweise nach jeweils einer Periode des Eingangssignals, durchgeführt. Es wäre aber je nach den speziellen Erfordernissen des konkreten Anwendungsfalles ebenfalls möglich, diese Phasenkorrektur nur nach jeweils mehreren Perioden des Eingangssignals oder auch mehrmals innerhalb einer Periode des Eingangssignals durchzuführen.
Um eine Korrektur der Phasenlage des Ausgangssignals durchzuführen, wird ein Phasenfehler des Ausgangssignals ermittelt. Dazu wird zunächst die Phase des Ausgangssignals bestimmt. Zu diesem Zweck ist ein Ausgangszähler 12 vorgesehen, der die Anzahl o der Perioden des Ausgangssignals zählt. Diese Zahl o wird einer Einrichtung 13 zugeführt, welcher weiters der Ausgabewert a des Addiergliedes 10 zugeführt wird. In der Einrichtung 13 wird zunächst der Ausgabewert a des Addiergliedes 10 durch den Maximalwert aax des Addiergliedes 10 dividiert.
Da eine steigende Flanke des Ausgangssignals von der Einrichtung 11 gerade dann ausgegeben wird, wenn der Ausgabewert a des Addiergliedes den halben Wert des Maximalwertes amax des Addiergliedes beträgt, wird zum Ergebnis der Division des Ausgabewertes a durch den Maximalwert amax die Zahl 0, 5 addiert und nur der Nachkommateil dieser Addition weiter berücksichtigt. Zum Nachkommawert dieser Addition wird weiters der Zählwert o des Ausgangszählers 12 addiert. Insgesamt ergibt sich die Phase (po des Ausgangssignals also zu
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Die Phase (po des Ausgangssignals wird weiters in der Einheit 14 mit dem Faktor k2 multipliziert.
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Die Phase (p, des Eingangssignals entspricht direkt dem Zählwert i des Eingangszählers 1 und wird in der Filtereinheit 15 über eine Filterfunktion H (p) gefiltert. Weiters wird die gefilterte Phase (p, des Eingangssignals in der Einheit 16 mit dem Faktor k1 multipliziert. Die mit k1 multiplizierte Phase (p, des Eingangssignals wird nun im Subtrahierglied 17 von der mit k :, muttiptizierten Phase (pO des Ausgangssignals subtrahiert. Das Ergebnis dieser Subtraktion wird in der Einheit 18 durch den Faktor k dividiert, womit man den Phasenfehler (pet des Ausgangssignals erhält.
Es ist also
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Der Phasenfehler (p des Ausgangssignais wird in der Einheit 18 weiters mit dem Maximalwert amax des Addiergliedes 10 multipliziert und anschliessend dem Eingang 10b des Addiergliedes 10 zugeführt. Der am Eingang 10b anliegende Wert wird bei diesem Ausführungsbeispiel nach jeweils einer Periode des Eingangssignals neu gesetzt und vom Addierglied 10 zum Ausgabewert a des Addiergliedes 10 addiert, wodurch die Phase des Ausgangssignals korrigiert wird.
Anstelle der Ausgabe des Ausgabewertes a des Addiergliedes 10 an die Einheit 11 und der Filterung des höchstwertigen Bits könnte auch vorgesehen sein, dass das Addierglied bei jedem Überschreiten seines Maximalwertes einen Impuls an ein Flip-Flop ausgibt, wodurch ebenfalls ein Rechtecksignal erzeugt wird, welches allerdings nur die Hälfte der Frequenz des beschriebenen Ausführungsbeispiels aufweist.
Wird von der Einheit 11 nicht nur das höchstwerttge Bit des Ausgabewertes verwendet, sondern mehrere oder alle Bits berücksichtigt, so kann von der Einheit 11 auch ein anderes Signal als ein Rechtecksignal ausgegeben werden, beispielsweise ein Sinussignal. Dazu könnte beispielsweise eine ROM-Tabelle vorgesehen sein, die einem jeweiligen Ausgabewert a des Addierghedes 10 eine bestimmte von der Einheit 11 auszugebende Spannung zuordnet.
Durch die erfindungsgemässe Einrichtung kann die Phasenabweichung zwischen dem Eingangssignal und dem Ausgangssignal äusserst gering gehalten werden, wobei eine exakte Nachführung der Phasenlage auch bei grossen Schwankungen der Eingangsfrequenz
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erfolgt. Die Einrichtung weist eine hohe Dynamik auf. Auch bei einer sehr schnellen Änderung der Frequenz des Eingangssignals ändert sich die Frequenz des Ausgangssignals sofort auf den gewünschten Wert (Grössenordnung 20 Mikrosekunden). Die Einrichtung funktioniert weiters über einen sehr grossen Bereich der Eingangsfrequenz, der sich von nahe Null bis in den Megaherzbereich erstreckt.
Eine Realisierung der erfindungsgemässen Einrichtung ist in der Fig. 2 dargestellt. Diese Realisierung weist als Kernstücke eine programmierbare Logikeinheit 20 und einen digitalen Signalprozessor (DSP) 21 auf. Die programmierbare Logikeinheit 20, kurz FPGA ("field programmable gate array"), kann für unterschiedliche logische Operationen programmiert werden und in dieser sind der Eingangszähler 1, der Systemtaktzähler 3, das Addierglied 10, die Einheit 11 und der Ausgangszähler 12 realisiert. Das Eingangssignal wird dem Eingang 26 der FPGA zugeführt und das Ausgangssignal am Ausgang 27 der FGPA abgenommen.
Die FPGA 20 ist über einen digitalen Datenbus 22 mit dem digitalen Signalprozessor verbunden, durch den die Einheiten 2,5, 6 bis 9 und 13 bis 18 der Fig. 1 realisiert sind. Der Systemtakt mit der Frequenz fs wird der FPGA vom Taktgeber 4 zur Verfügung gestellt. Ein weiterer Taktgeber 23 erzeugt einen zweiten Systemtakt, der sich vom Systemtakt des Taktgebers 4 im allgemeinen unterscheiden wird und stellt diesen derp DSP 21 zur Verfügung. Die Programmierung der verschiedenen logischen Funktionen der FPGA und die Bereitstellung der Programmabläufe für den digitalen Signalprozessor erfolgt über einen Prozessrechner 24. der mit der FPGA und dem digitalen Signalprozessor über Datenbusse und eine Schnittstelle 25 verbunden ist.
Anstelle des Prozessrechners 24 und der Schnittstelle 25 könnten die Programmierung der FPGA und die Programmabläufe des digitalen Signalprozessors auch in EPROMS gespeichert sein.
Auch ein diskreter Aufbau der verschiedenen in Fig. 1 beschnebenen Einheiten wäre prinzipiell denkbar und möglich.