KR100859833B1 - 반도체 메모리 장치 - Google Patents

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KR100859833B1
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Abstract

본 발명은 테스트시에 데이터 입력회로에 누설전류를 줄이고, 오동작이 일어나지 않도록 하는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 데이터 신호를 입력받기 위한 제1 데이터 입력회로; 제2 데이터 신호를 입력받아 내부 데이터 신호로 전달하되, 테스트 모드신호에 응답하여 디스에이블 되는 제2 데이터 입력회로; 및 상기 제1 데이터 입력회로와 상기 제2 데이터 입력회로로 입력되는 데이터 신호의 입력타이밍을 제어하기 위한 입력제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
반도체, 데이터 입력회로, 하이 임피던스, 테스트 모드.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도1은 종래기술에 의한 데이터 입력회로를 나타내는 회로도.
도2는 도1의 데이터 입력회로의 인에이블 신호를 생성하는 회로도.
도3은 도1에 도시된 데이터 입력회로의 동작을 나타내는 파형도.
도4는 반도체 메모리 장치의 데이터 입력부를 나타내는 블럭도.
도5는 도4의 데이터 입력부의 동작을 나타내는 파형도.
도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도7은 도6에 도시된 제2 데이터 입력회로를 나타내는 회로도.
도8은 도6의 입력제어부를 나타내는 회로도.
도9는 도6에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
도10은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.
도11은 도10의 데이터 입력회로를 나타내는 회로도.
도12는 도10의 입력제어부를 나타내는 회로도.
도13은 도10에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 제1 데이터 입력회로 200 : 제2 데이터 입력회로
I1 ~ I22 : 인버터 ND1 ~ ND3 : 낸드게이트
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 입력회로에 관한 것이다.
반도체 메모리 장치는 다수의 데이터를 저장하고, 저장된 데이터를 제공하기 위한 반도체 장치이다. 반도체 메모리 장치는 데이터를 저장하는 데이터 저장영역과, 데이터 저장영역에 저장된 데이터를 출력하거나 입력되는 데이터를 데이터 저장영역에 전달하기 위한 회로가 배치되는 입출력영역이 있다. 입출력영역은 외부에서 전달되는 데이터를 데이터 저장영역에 전달하기 위한 데이터 입력회로와, 데이터 저장영역으로부터 전달되는 데이터를 외부로 출력하기 위한 데이터 출력회로와, 데이터 입력회로와 데이터 출력회로를 제어하기 위한 제어회로와, 외부에서 어드레스를 입력받아 데이터 저장영역으로 전달하는 어드레스 입력회로를 구비한다.
데이터 입력회로는 외부에서 입출력 패드를 통해 전달되는 데이터 신호를 데이터 저장영역이 전달받을 수 있는 신호의 크기로 조정하여 전달한다. 일반적으로 반도체 메모리 장치는 한번의 데이터 억세스 동작에 다수의 데이터를 입력하거나 출력하고, 그 수만큼 데이터 입력회로를 구비하고 있다. 예를 들어 한번의 데이터 억세스시에 16개의 데이터를 입력하게 되면, 16개의 데이터 입력회로를 구비하는 것이다. 한번의 데이터 억세스시에 입출력되는 데이터의 수는 4, 8, 16 중에서 하나로 정해진다. 실제 반도체 메모리 장치를 제조할 때에는 입출력할 수 있는 데이터 수를 4비트, 16비트, 32비트 등 여러가지로 할 수 있도록 하고, 실제 적용시에 하나로 셋팅한다.
도1은 종래기술에 의한 데이터 입력회로를 나타내는 회로도이다.
도1을 참조하여 살펴보면, 데이터 입력회로는 모스트랜지스터(MN1, MN2, MP1, MP2)와, 인버터(I1, I2)를 구비한다. 인버터(I2)는 인에이블 신호(EN)을 반전하여 출력한다. 모스트랜지스터(MP1)는 게이트로 데이터 신호(DIN)를 입력받고 일측이 주변영역용 구동전압 공급단(VPERI_I)에 접속된다. 모스트랜지스터(MP2)는 게이트로 인버터(I2)의 출력을 입력받고 일측이 구동전압 공급단(VPERI_I)에 접속된다. 모스트랜지스터(MN1)는 인버터(I2)의 출력을 게이트로 입력받고 일측이 모스트랜지스터(MP1,MP2)의 타측에 공통을 접속된다. 모스트랜지스터(MN2)는 데이터 신호(DIN)를 게이트로 입력받고 일측이 모스트랜지스터(MN1)의 타측에 접속되고, 타측이 접지전압 공급단(VSSI)에 접속된다. 인버터(I1)는 모스트랜지스터(MP1,MP2)의 공통 타측에 인가된 신호를 반전하여 내부 데이터 신호(DIN_BUF)로 출력한다.
도2는 도1의 데이터 입력회로의 인에이블 신호를 생성하는 회로도이다.
도2를 참조하여 살펴보면, 인에이블 신호(EN)을 생성하는 회로는 제어신호(OD_CKE, CKEB_RAS)를 입력받아 인에이블(EN)의 신호를 생성하도록 되어 있다.
도3은 도1에 도시된 데이터 입력회로의 동작을 나타내는 파형도이다.
도3에 도시된 바와 같이, 인에이블 신호(EN)가 하이레벨로 디스에이블 상태일 때에는 데이터 입력버퍼는 데이터를 전달하지 못한다. 인에이블 신호(EN)가 로우레벨로 인에이블 상태일 때에는 데이터 입력버퍼는 하이레벨 또는 로우레벨(H/L)의 입력신호(DIN)를 내부 데이터 신호(DIN_BUF)로 출력하게 된다. 인에이블 신호(EN)가 하이레벨 상태로 되어 있는 동안 데이터 신호가 입력되지 않아 데이터 신호(DIN)가 입력되는 노드가 하이 임피던스 되면 모스트랜지스터(MP1,MN2)의 게이트가 플로팅상태가 된다. 그로 인해 구동전압 공급단(VPERI_I)과 접지전압 공급단(VSSI) 사이에 전류가 흐르게 된다.
도4는 반도체 메모리 장치의 데이터 입력부를 나타내는 블럭도이다.
도4를 참조하여 살펴보면, 데이터 입력부는 데이터 신호가 입력되는 수에 따라 데이터 입력회로를 구비한다. 여기서는 32개의 데이터 신호가 한번의 데이터 억세스 동작에 입력되는 것으로 하였다. 여기서 각 데이터 입력회로는 도1에 도시된 회로와 같은 구성을 가진다. 인에이블 신호(EN)는 도2에 도시된 회로와 같은 회로에서 생성된다.
도5는 도4의 데이터 입력부의 동작을 나타내는 파형도이다. 특히 반도체 메모리 장치가 제조되고 난 이후에 데이터를 데이터 입력회로를 통해 입력받는 테스트를 하는 파형도이다.
클럭신호(CLOCK)에 천이에 따라서 테스트 명령(TRMS)가 입력되고, 그 이후로 액티브 명령(ACT)와 라이트 명령(WRITE)과 리드 명령, 프리차지 명령(PRE)이 입력 된다. 테스트를 진행할 때에는 도4에 도시된 32개의 데이터 입력회로를 모두 동작시키는 것이 아니라 정해진 데이터 입력회로만을 이용한다. 여기서는 4개의 데이터 신호(DQ0, DQ2, DQ4, DQ6)를 입력받는 데이터 입력회로를 이용하여 테스트를 진행한다. 이렇게 일부의 데이터 입력회로만을 이용하여 데이터 입력 테스트를 진행하는 것은 테스트시의 시간과 비용등을 고려해서 최대한 효율적으로 테스트를 진행하기 위한 것이다. 경우에 따라서는 32개의 데이터 입력회로 중에서 데이터 신호(DQ0, DQ2, DQ4, DQ6) 와 데이터 신호(DQ9,DQ11,DQ13,DQ15)를 입력받는 데이터 입력회로를 이용하여 테스트를 진행할 수도 있다. 테스트시에 사용되는 데이터 입력회로의 수는 테스트 시간과 비용등을 고려하여 적절하게 정할 수 있는 것이다.
인에이블 신호(EN)가 로우레벨로 활성화상태가 되면 데이터 신호(DQ0, DQ2, DQ4, DQ6)가 데이터 입력회로에 입력된다. 인에이블 신호(EN)이 하이레벨로 비활성화 상태일 때에는 데이터 입력회로의 입력노드는 일정 시간 하이임피던스(HI-Z)를 유지한다. 인에이블 신호(EN)가 활성화된 상태에서, 데이터 신호(DQ0, DQ2, DQ4, DQ6)가 유효하게 입력되는 동안은 데이터 입력회로들은 하이레벨 또는 로우레벨(H/L)로 내부 데이터 신호를 출력한다. 인에이블 신호(EN)가 활성화된 구간중에 데이터 신호가 유효하게 입력되지 않는 나머지 구간동안은 데이터 입력회로의 출력노드는 공백구간(VOID) 상태가 된다. 테스트시에 사용하지 않는 데이터 입력회로, 즉 데이터 신호(DQ0, DQ2, DQ4, DQ6) 이외의 데이터 신호를 입력받도록 되어 있는 데이터 입력회로들은 인에이블 신호가 활성화된 상태에서는 출력노드를 공백구간(VOID)으로 유지하게 된다.
이 상태에서 노이즈등이 발생되면, 전술한 공백구간에 유효한 것 같은 내부 데이터 신호를 데이터 입력회로가 출력하게 되는 문제점이 발생한다. 이는 테스트시 사용되지 않는 데이터 입력회로 뿐만 아니라, 사용되는 데이터 입력회로도 공백구간을 가지고 있기 때문에 같은 문제점이 생길 수 있다. 또한 데이터 입력회로가 노이즈로 인해 내부에 유효한 것 같은 가짜 데이터를 전달하지는 않더라도, 내부적으로 누설전류가 발생하여, 불필요한 전류소모가 생길 수도 있다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 테스트시에 데이터 입력회로에 누설전류를 줄이고, 오동작이 일어나지 않도록 하는 반도체 메모리 장치를 제공함을 목적으로 한다.
본 발명은 제1 데이터 신호를 입력받기 위한 제1 데이터 입력회로; 제2 데이터 신호를 입력받아 내부 데이터 신호로 전달하되, 테스트 모드신호에 응답하여 디스에이블 되는 제2 데이터 입력회로; 및 상기 제1 데이터 입력회로와 상기 제2 데이터 입력회로로 입력되는 데이터 신호의 입력타이밍을 제어하기 위한 입력제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 다수의 데이터 신호를 각각 대응하여 입력받기 위한 다수의 데이터 입력회로; 및 상기 다수의 데이터 입력회로중 테스트모드에 사용하지 않는 데이터 입력회로를 선택적으로 디스에이블시키기 위한 입력제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 테스트모드에 진입하는 단계; 다수 구비된 데이터 입력회로중에서 상기 테스트 모드에 테스트용 데이터 신호를 입력받지 않는 데이터 입력회로는 디스에이블시키는 단계; 노멀 모드에 진입하는 단계; 및 데이터 입력타이밍에 대응하여 상기 다수의 데이터 입력회로를 모두 인에이블시키는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도6을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 데이터 신호(DQ0)를 입력받아 내부 데이터 신호(DIN_BUF0)로 출력하기 위한 제1 데이터 입력회로(100)와, 데이터 신호(DQ1)를 입력받아 내부 데이터 신호(DIN_BIF1)로 전달하되, 테스트 모드신호(TPARA)에 응답하여 디스에이블 되는 제2 데이터 입력회로(200)와, 제1 데이터 입력회로(100)와 제2 데이터 입력회로(200)로 입력되는 데이터 신호(DQ0,DQ1)의 입력타이밍을 제어하기 위해 제어신호(OE_CKE,CKEB_RAS)를 입력받아 입력제어신호(END)를 출력하는 입력제어부(300)를 구비한다. 제1 데이터 입력회로로 표기된 것은 모두 같은 구성을 가지고 있으며, 제2 데이터 입력회로로 구비된 것도 모두 같은 구성으로 되어 있다. 여기서는 한번의 데이터 억세스시에 32비트의 데이터 신호가 입력되는 것을 가정하고 32개의 데이터 입력회로를 도시하였으나, 경우에 따라 구비되는 데이터 입력회로의 수는 바뀔수 있다.
데이터 억세스를 위한 노멀 동작시에는 모든 제1 및 제2 데이터 입력회로가 동작을 하게 된다. 노멀 동작시에는 입력제어부(300)에서 출력되는 입력제어신호(END)에 응답하여, 모든 제1 및 제2 데이터 입력회로는 입력되는 데이터 신호(DQ0 ~ DQ31)를 내부 데이터 신호(DIN_BUF30 ~ DIN31)로 출력한다.
반도체 메모리 장치가 정상적인 동작을 수행하는지 테스트를 하기 위한 테스트 모드에서는 다수의 제2 데이터 입력회로는 테스트 모드신호(TPARA)에 응답하여 비활성화되어 정상적인 동작을 하지 않는다. 다수의 제1 데이터 입력회로는 테스트용으로 입력되는 데이터 신호(DQ1,DQ3,DQ7,...DQ31)를 입력받아 내부 데이터 신호(DIN_BUF1, DIN_BUF3, DIN_BUF5, DIBN_BUF7)로 출력한다. 테스트모드에서 4개의 제1 데이터 입력회로가 사용되는 경우를 가정한 것이며, 테스터 모드시에 정상적인 동작을 수행해야하는 데이터 입력회로는 제1 데이터 입력회로와 같은 회로를 배치시키면 된다. 이렇게 테스트 모드시에 모든 데이터 입력회로를 동작시키지 않고 일부의 데이터 입력회로들만 동작시키는 것은 테스트시 소용되는 시간과 비용을 적절하게 줄일기 위한 것이다.
제1 데이터 입력회로는 일반적인 데이터 입력회로를 사용하면 되며, 특히 도1에 도시된 회로를 사용하여 구성할 수 있다.
도7은 도6에 도시된 제2 데이터 입력회로를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 제2 데이터 입력회로(200)는 인에이블 신호(E)에 응답하여 활성화되어 제2 데이터 신호(DQ1)를 버퍼링하여 출력하기 위한 데이터 신호 버퍼부(110)와, 입력제어부(300)에서 제공되는 입력제어 신호(END)와 테스트 모드신호(TPARA)에 응답하여 인에이블 신호를 생성하기 위한 인에이블 신호 생성부(120)를 구비한다. 또한, 제2 데이터 입력회로(200)는 데이터 신호 버퍼부(110)에서 출력되는 신호를 반전하여 내부 데이터 신호(DIN_BUF1)로 출력하기 위한 인버터(I9)를 더 구비한다.
데이터 버퍼부(110)는 제2 데이터 신호(DQ0)를 일측 입력으로 입력받고, 타측 입력으로 인에이블 신호(E)를 입력받는 낸드 게이트로 구성된다. 인에이블 신호 생성부(120)는 테스트 모드신호(PTARA)와 입력제어신호(END)를 입력받아 인에이블 신호(E)를 출력하는 노어게이트(NOR1)를 구비한다.
노멀 모드시에는 제2 데이터 입력회로(200)는 제1 데이터 입력회로와 같이, 입력제어신호(END)가 로우레벨로 활성화되어 입력되는 것에 응답하여 데이터 신호(DQ1)를 입력받아 내부 데이터 신호(DIN_BUF1)로 출력한다. 이 때 테스트 모드신호(TPARA)는 로우레벨을 유지하고 있기 때문에 인에이블 신소 생성부(120)는 인에이블 신호(E)를 하이레벨로 활성화하여 출력한다.
테스트 모드시에는 입력제어신호(END)가 로우레벨로 활성화되어 입력되더라도 테스트 모드신호(TPARA)가 하이레벨로 입력되기 때문에 인에이블 신호 생성부(120)는 인에이블 신호(E)를 로우레벨로 비활성화시켜 출력한다. 따라서 제2 데 이터 입력회로(200)는 입력되는 데이터 신호(DQ1)의 상태에 관계 없이 로우레벨의 내부 데이터 신호(DIN_BUF1)를 출력한다. 테스트 모드 시에는 도7과 같이 구성된 제2 데이터 입력회로는 테스터용 데이터 신호를 입력받지 않고 동작을 하지 않는다. 그러나, 노이즈등으로 인해 데이터 신호(DQ1)의 신호레벨이 흔들리게 되면 출력되는 내부 데이터 신호(DIN_BUF1)가 잘못된 상태로 출력될 수 있다. 테스트 모드시에는 테스트 모드신호(TPARA)로 인해 인에이블 신호(E)가 비활성화상태를 유지하기 때문에, 내부 데이터 신호(DIN_BUF1)는 로우레벨의 안정된 상태를 유지할 수 있게 되는 것이다.
도8은 도6의 입력제어부를 나타내는 회로도이다.
도8을 참조하여 살펴보면, 입력제어부(300)는 제1 제어신호를 입력받아 버퍼링하는 제1 버퍼부(310)와, 제2 제어신호를 입력받아 버퍼링하는 제2 버퍼부(320)와, 제1 버퍼부(310)와 제2 버퍼부(320)의 출력을 논리곱하여 입력제어 신호(END)를 생성하여 출력하는 논리회로(330)를 구비한다. 입력제어부(300)는 제어신호(OE_CKE)와 제어신호(CKEB_RAS)의 로직레벨을 조합하여 로우레벨로 활성화되는 입력제어신호(END)를 생성한다.
도9는 도6에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도9에 도시된 바와 같이, 클럭신호(CLOCK)에 천이에 따라서 테스트 명령(TRMS)가 입력되고, 그 이후로 액티브 명령(ACT)와 라이트 명령(WRITE)과 리드 명령, 프리차지 명령(PRE)이 입력된다. 테스트를 진행할 때에는 도6에 도시된 32개의 데이터 입력회로를 모두 동작시키는 것이 아니라 정해진 데이터 입력회로만을 이용한다. 여기서는 4개의 데이터 신호(DQ0, DQ2, DQ4, DQ6)를 입력받는 데이터 입력회로를 이용하여 테스트를 진행한다. 전술한 바와 같이, 이렇게 일부의 데이터 입력회로만을 이용하여 데이터 입력 테스트를 진행하는 것은 테스트시의 시간과 비용등을 고려해서 최대한 효율적으로 테스트를 진행하기 위한 것이다. 테스트시에 사용되는 데이터 입력회로의 수는 테스트 시간과 비용등을 고려하여 적절하게 정할 수 있는 것이다.
테스트 모드신호(TPARA)가 하이레벨로 입력되기 때문에 제2 데이터 입력회로는 모두 출력되는 내부 데이터 신호를 로우레벨로 유지시킨다. 제1 데이터 입력회로는 입력제어신호(END)에 의해 활성화상태가 되어 데이터 신호(DQ0, DQ2, DQ4, DQ6)를 입력받아 내부 데이터 신호(DQ0_BUF,DQ2_BUF,DQ4_BUF,DQ6_BUF)로 출력한다. 인에이블 신호(EN)가 활성화된 상태에서, 데이터 신호(DQ0, DQ2, DQ4, DQ6)가 유효하게 입력되는 동안은 다수의 제1 데이터 입력회로는 하이레벨 또는 로우레벨(H/L)로 내부 데이터 신호를 출력한다. 인에이블 신호가 활성화된 구간중에 데이터 신호가 유효하게 입력되지 않는 나머지 구간 동안은 데이터 입력회로의 출력노드는 공백구간(VOID) 상태가 된다.
이상에서 살펴본 바와 같이, 테스트 모드시에 사용하지 않는 데이터 입력회로는 모두 출력단이 로우레벨로 유지하기 때문에, 사용하지 않는 데이터 입력회로에 의한 오동작이나 누설전류가 생기지 않게 된다.
도10은 본 발명의 바람직한 제2 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도이다.
도10을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 다수의 데이터 신호를 각각 입력받기 위한 다수의 데이터 입력회로와, 다수의 데이터 입력회로중 테스트모드에 사용하지 않는 데이터 입력회로를 선택적으로 디스에이블시키기 위한 입력제어부(500)를 구비한다.
본 실시예에 따른 반도체 메모리 장치는 노멀 모드시에는 구비된 모든 데이터 입력회로가 동작한다. 각 데이터 입력회로는 입력되는 데이터 신호를 입력받아 내부 데이터신호(DIN_BUF0)로 출력하게 된다. 입력제어부(500)는 제어신호(OE_CKE,CKEB_RAS)와 테스트 모드신호(TPARA)를 입력받아 데이터 입력회로를 선택적으로 인에이블시키는 입력제어신호(END_ON,END_OFF)를 출력한다. 데이터 입력회로는 모두 같은 구성을 가지고 있으나, 입력제어부로 부터 입력받는 신호가 각각 다르게 된다. 테스트 모드시에 사용되는 입력회로라면 입력제어신호(END_ON)를 입력받고, 테스트 모드시에는 사용되지 않는 입력회로라면 입력제어신호(END_OFF)를 입력받게 된다. 따라서 테스트 모드시에 사용되는 지 여부에 따라서 데이터 입력회로는 입력제어신호(END_ON,END_OFF) 중 선택된 하나를 입력받게 된다. 여기서는 제1 입력제어신호(END_ON)를 입력받는 데이터 입력회로와 제2 입력제어신호(END_OFF)를 입력받는 데이터 입력회로를 교대로 배치하였다. 입력제어신호(END_ON)이 입력되는 데이터 입력회로는 노멀모드와 테스트 모드시에 모두 동작을 하여 입력되는 데이터 신호를 내부 데이터 신호로 출력하게 된다. 입력제어신호(END_OFF)가 입력되는 데이터 입력회로는 노멀모드시에는 입력되는 데이터 신호를 내부 데이터 신호로 출력하지만, 테스트 모드시에는 동작을 하지 않는다.
도11은 도10의 데이터 입력회로를 나타내는 회로도이다.
도11을 참조하여 살펴보면, 데이터 입력회로(400)는 데이터 신호(DQ0)를 일측 입력으로 입력받고, 타측 입력으로 제1 입력제어신호(END_ON)를 반전하여 입력받는 낸드 게이트로 구성되었다. 또한, 데이터 신호 입력회로(400)는 낸드게이트에서 출력되는 신호를 반전하여 내부 데이터 신호(DIN_BUF0)로 출력하기 위한 인버터를 더 구비한다. 여기서는 제1 입력제어신호(END_ON)를 입력받는 데이터 입력회로를 도시하였는데, 제2 입력제어신호(END_OFF)를 입력받는 데이터 입력회로도 도11의 데이터 입력회로와 같은 구성으로 인버터(I2)를 통해 제2 입력제어신호(END_OFF)를 입력받는 것이 다른점이다.
도12는 도10의 입력제어부를 나타내는 회로도이다.
도12를 참조하여 살펴보면, 입력제어부(500)는 제1 제어신호(OE_CKE)와 제2 제어신호(CKEB_RAS)에 응답하여 제1 입력제어신호(END_ON) 및 제2 입력제어신호(END_OFF)를 출력하되, 테스트 모드에 활성화되어 입력되는 테스트 모드신호(TPARA)에 응답하여 제2 입력제어신호(END_OFF)는 비활성화하도록 하여 출력하는 것이 특징이다.
입력제어부(500)는 제1 제어신호(OE_CKE)를 입력받아 버퍼링하는 제1 버퍼부(510)와, 제2 제어신호(CKEB_RAS)를 입력받아 버퍼링하는 제2 버퍼부(520)와, 테스트 모드에 활성화되는 테스트 신호(TPARA)를 버퍼링하는 제3 버퍼부(530)와, 제1 버퍼부(510)와 제2 버퍼부(520)의 출력을 논리곱하여 제1 입력제어신호(END_ON)를 생성하여 출력하는 제1 논리회로(540)와, 제1버퍼부(510)의 출력과 제2 버퍼부(520)의 출력과 제3 버퍼부(530)의 출력을 논리곱하여 제2 입력제어신호(END_OFF)를 생성하여 출력하는 제2 논리회로(550)를 구비한다.
도13은 도10에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도13에 도시된 바와 같이, 클럭신호(CLOCK)에 천이에 따라서 테스트 명령(TRMS)가 입력되고, 그 이후로 액티브 명령(ACT)와 라이트 명령(WRITE)과 리드 명령, 프리차지 명령(PRE)이 입력된다. 테스트를 진행할 때에는 도10에 도시된 32개의 데이터 입력회로를 모두 동작시키는 것이 아니라 정해진 데이터 입력회로만을 이용한다. 여기서는 16개의 데이터 신호(DQ0, DQ2, DQ4, DQ6, ... ,DQ30)를 입력받는 데이터 입력회로를 이용하여 테스트를 진행한다.
테스트 모드에서는 테스트 모드신호(TPARA)가 하이레벨로 입력되기 때문에,입력제어부(500)에서 출력되는 제2 입력제어신호(END_OFF)를 하이레벨로 출력한다. 따라서 제2 입력제어신호(END_OFF)를 입력받는 데이터 입력회로는 모두 디스에이블 상태가 된다. 구체적으로, 제2 입력제어신호(END_OFF)를 입력받는 제2 데이터 입력회로는 모두 출력되는 내부 데이터 신호를 로우레벨로 유지시킨다. 제1 입력제어신호(END)ON)를 입력받는 데이터 입력회로는 테스트 모드에서도 활성화상태가 되어 데이터 신호를 입력받아 내부 데이터 신호로 출력한다. 따라서, 테스트 모드시에 사용하지 않는 데이터 입력회로는 모두 출력단이 로우레벨로 유지하기 때문에, 사용하지 않는 데이터 입력회로에 의한 오동작이나 누설전류가 생기지 않게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 다수의 데이터를 입력받는 데이터 입력회로를 구비하는 경우, 일부의 데이터 입력회로를 사용하여 테스트를 진행하더라도 안정적으로 신뢰성있는 테스트를 진행할 수 있다. 특히 테스트시에 데이터 신호를 입력받지 않는 데이터 입력회로에 노이즈등으로 데이터신호와 비슷한 신호가 입력되더라도 그 데이터 입력회로가 동작하지 않아 테스트시의 오동작을 방지할 수 있다. 또한 데이터 신호를 입력받지 않는 데이터 입력회로의 누설 전류도 크기 줄일 수 있다.

Claims (15)

  1. 제1 데이터 신호를 입력받기 위한 제1 데이터 입력회로;
    제2 데이터 신호를 입력받아 내부 데이터 신호로 전달하되, 테스트 모드신호에 응답하여 상기 내부 데이터 신호를 소정 논리 레벨로 고정시키는 제2 데이터 입력회로; 및
    상기 제1 데이터 입력회로와 상기 제2 데이터 입력회로로 입력되는 데이터 신호의 입력타이밍을 제어하기 위한 입력제어부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 데이터 입력회로는
    상기 제1 데이터 신호를 일측 입력으로 입력받고, 타측 입력으로 상기 입력제어부에서 제공되는 입력제어 신호를 입력받는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제2 데이터 입력회로는
    상기 입력제어부에서 제공되는 입력제어 신호와 상기 테스트 모드신호에 응 답하여 인에이블 신호를 생성하기 위한 인에이블 신호 생성부; 및
    상기 인에이블 신호에 응답하여 활성화되어 상기 제2 데이터 신호를 내부 데이터 신호로 출력하는 데이터 신호 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 인에이블 신호 생성부는
    상기 테스트 모드신호와 상기 입력제어신호를 입력받아 상기 인에이블 신호를 출력하는 노어게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 데이터 신호 버퍼부는
    상기 제2 데이터 신호를 일측 입력으로 입력받고, 타측 입력으로 상기 인에이블 신호를 입력받는 낸드 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 데이터 신호 버퍼부에서 출력되는 내부 데이터 신호를 반전하여 출력하기 위한 인버터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 입력제어부는
    제1 제어신호를 입력받아 버퍼링하는 제1 버퍼부;
    제2 제어신호를 입력받아 버퍼링하는 제2 버퍼부; 및
    상기 제1 버퍼부와 제2 버퍼부의 출력을 논리곱하여 상기 입력제어 신호를 생성하여 출력하는 논리회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 다수의 데이터 신호를 각각 대응하여 입력받기 위한 다수의 데이터 입력회로; 및
    상기 다수의 데이터 입력회로중 테스트모드에 사용하지 않는 데이터 입력회로의 출력 신호를 소정 논리값으로 고정시키기 위한 입력제어부
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 입력제어부는
    제1 제어신호와 제2 제어신호에 응답하여 제1 입력제어신호 및 제2 입력제어신호를 출력하되, 상기 테스트 모드에 응답하여 상기 제2 입력제어신호는 비활성화되도록 제어하며,
    상기 다수의 데이터 입력회로는 상기 제1 입력제어신호와 상기 제2 입력제어신호중 선택된 하나에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 다수의 데이터 입력회로는
    상기 제1 입력제어신호를 입력받는 데이터 입력회로와 상기 제2 입력제어신호를 입력받는 데이터 입력회로가 교대하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 데이터 입력회로는
    상기 데이터 신호를 일측 입력으로 입력받고, 타측 입력으로 상기 제1 입력제어신호와 상기 제2 입력제어신호중 선택된 하나를 입력받는 낸드 게이트를 구비 하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 데이터 입력회로는
    상기 낸드게이트에서 출력되는 신호를 반전하여 출력하기 위한 인버터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 입력제어부는
    제1 제어신호를 입력받아 버퍼링하는 제1 버퍼부;
    제2 제어신호를 입력받아 버퍼링하는 제2 버퍼부;
    상기 테스트 모드에 활성화되는 테스트 신호를 버퍼링하는 제3 버퍼부;
    상기 제1 버퍼부와 제2 버퍼부의 출력을 논리곱하여 상기 제1 입력제어신호를 생성하여 출력하는 제1 논리회로; 및
    상기 제1버퍼부의 출력과 상기 제2 버퍼부의 출력과 상기 제3 버퍼부의 출력을 논리곱하여 상기 제2 입력제어신호를 생성하여 출력하는 제2 논리회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 테스트모드에 진입하는 단계;
    다수 구비된 데이터 입력회로중에서 상기 테스트 모드에 테스트용 데이터 신호를 입력받지 않는 데이터 입력회로는 출력 신호가 소정 논리 레벨로 고정되도록 디스에이블시키는 단계;
    노멀 모드에 진입하는 단계; 및
    데이터 입력타이밍에 대응하여 상기 다수의 데이터 입력회로를 모두 인에이블시키는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  15. 삭제
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