KR100829787B1 - 온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법 - Google Patents

온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치,이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션테스트 방법 Download PDF

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Abstract

온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치 및 메모리 테스트 시스템이 개시된다. 메모리 테스트 시스템은 반도체 메모리 장치, 결합 회로, 및 테스터를 구비한다. 반도체 메모리 장치는 온 다이 터미네이션 테스트 모드에서, 온 다이 터미네이션 테스트가 수행되지 않는 제 1 온 다이 터미네이션 회로들이 결합된 제 1 출력 노드들을 고 임피던스 상태로 유지하고, 온 다이 터미네이션 테스트가 수행되는 제 2 온 다이 터미네이션 회로들은 테스트 전압들을 발생시키고 상기 테스트 전압들을 상기 제 2 온 다이 터미네이션 회로들이 결합된 제 2 출력 노드들에 제공한다. 결합 회로는 제 1 출력 노드들과 제 2 출력 노드들을 통신 채널들에 결합시킨다. 테스터는 테스터 전압들에 대응하는 통신 채널들의 전압의 로직 상태를 테스트한다.

Description

온 다이 터미네이션 테스트에 적합한 반도체 메모리 장치, 이를 구비한 메모리 테스트 시스템, 및 온 다이 터미네이션 테스트 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY TEST SYSTEM HAVING THE SAME AND METHOD OF TESTING ON-DIE TERMINATION}
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 테스트 시스템의 구성을 나타내는 회로도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 출력 구동회로의 일부분을 나타내는 회로도이다.
도 3은 정상 동작시 도 1에 도시된 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 4는 온 다이 터미네이션 테스트 동작시 도 1에 도시된 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 5는 머지드 디큐(Merged DQ) 동작시 도 1에 도시된 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 테스트 시스템의 구성을 나타내는 회로도이다.
도 7은 도 6에 도시된 반도체 메모리 장치의 출력 구동회로의 한 개의 출력 구동부를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 출력 구동회로를 구비한 반도체 메모리 장치를 나타내는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
본 발명은 반도체 메모리 장치 및 이를 구비한 메모리 테스트 시스템에 관한 것으로, 특히 온 다이 터미네이션 테스트에 적합한 메모리 테스트 시스템 및 온 다이 터미네이션 테스트 방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 등의 반도체 메모리 장치는 웨이퍼 단계 및 패키지 단계에서 회로의 결함을 검출하기 위한 테스트 단계를 거친다. 반도체 메모리 장치의 테스트 시간을 줄이기 위해 복수의 메모리 장치를 동시에 테스트하는 병렬 테스트(parallel test)가 이용되고 있다. 반도체 메모리 장치의 병렬 테스트를 구현하기 위해 머지드 디큐 스킴(Merged-DQ scheme)이 사용된다. 머지드 DQ 스킴은 반도체 장치의 출력 핀들 중 2 개 이상의 출력 핀들을 결합하고, 이들 결합된 출력 핀들을 통해 출력되는 출력 데이터들을 선택적으로 출력하여 테스터에 제공하는 테스트 방법을 말한다.
반도체 설계 기술과 공정 기술이 발달하여 현재는 DDR(Double Data Rate) DRAM이 널리 사용되고 있다. 200 MHz 이상의 동작 주파수를 가지는 DDR DRAM의 경 우, 데이터의 전달과정에서 신호의 왜곡을 방지하기 위해 터미네이션(termination) 회로를 사용한다. 터미네이션 기술에는 마더 보드(mother board) 상에 터미네이션 회로를 장착하는 마더 보드 터미네이션 기술과 반도체 메모리 장치 내에 터미네이션 회로를 장착하는 온 다이 터미네이션 기술이 있다. 온 다이 터미네이션 기술이 마더 보드 터미네이션 기술보다 신호의 충실도(signal integrity)가 높기 때문에 최근에는 온 다이 터미네이션(on-die termination; ODT) 기술이 널리 사용되고 있다.
온 다이 터미네이션 회로는 독출 동작시에는 오프되어 동작하지 않고, 기입 동작시에는 온되어 터미네이션 저항의 기능을 한다. 반도체 메모리 장치의 동작 속도가 증가함에 따라 온 다이 터미네이션 회로의 동작을 테스트할 필요가 있다.
본 발명의 목적은 온 다이 터미네이션 회로를 테스트할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 온 다이 터미네이션 회로를 테스트할 수 있는 반도체 메모리 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 온 다이 터미네이션 회로 테스트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 테스트 시스템은 반도체 메모리 장치, 결합 회로, 및 테스터를 구비한다.
반도체 메모리 장치는 온 다이 터미네이션 테스트 모드에서, 온 다이 터미네이션 테스트가 수행되지 않는 제 1 온 다이 터미네이션 회로들이 결합된 제 1 출력 노드들을 고 임피던스 상태로 유지하고, 온 다이 터미네이션 테스트가 수행되는 제 2 온 다이 터미네이션 회로들은 테스트 전압들을 발생시키고 상기 테스트 전압들을 상기 제 2 온 다이 터미네이션 회로들이 결합된 제 2 출력 노드들에 제공한다. 결합 회로는 상기 제 1 출력 노드들과 상기 제 2 출력 노드들을 통신 채널들에 결합시킨다. 테스터는 상기 테스트 전압들에 대응하는 상기 통신 채널들의 전압의 로직 상태를 테스트한다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치는 출력 구동회로 및 메모리 코어를 구비한다.
출력 구동회로는 정상 동작모드에서 제 1 데이터에 응답하여 출력 데이터를 발생시켜 출력하고, 온 다이 터미네이션 테스트 모드에서 온 다이 터미네이션 테스트를 수행하지 않을 제 1 온 다이 터미네이션 회로들이 결합된 제 1 출력 노드들을 고 임피던스 상태로 유지하고, 제 2 온 다이 터미네이션 회로들을 테스트하여 제 1 테스트 신호들을 발생시키고 상기 제 1 테스트 신호들을 상기 제 2 온 다이 터미네이션 회로들이 결합된 제 2 출력 노드들에 제공한다. 메모리 코어는 상기 제 1 데이터를 발생시킨다.
본 발명의 다른 하나의 실시형태에 따른 반도체 메모리 장치 테스트 방법은 온 다이 터미네이션 테스트 모드에서, 온 다이 터미네이션 테스트가 수행되지 않는 제 1 온 다이 터미네이션 회로들이 결합된 제 1 출력 노드들을 고 임피던스 상태로 유지하는 단계, 상기 온 다이 터미네이션 테스트 모드에서, 온 다이 터미네이션 테스트가 수행되는 제 2 온 다이 터미네이션 회로들은 테스트 전압들을 발생시키고 상기 테스트 전압들을 상기 제 2 온 다이 터미네이션 회로들이 결합된 제 2 출력 노드들에 제공하는 단계, 상기 제 1 출력 노드들과 상기 제 2 출력 노드들을 통신 채널들에 결합시키는 단계, 및 상기 테스트 전압들에 대응하는 상기 통신 채널들의 전압의 로직 상태를 테스트하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 테스트 시스템의 구성을 나타내는 회로도이다.
도 1을 참조하면, 메모리 테스트 시스템(1000)은 반도체 메모리 장치(1100), 결합 회로(1200), 풀다운 회로(1300), 및 테스터(1400)를 구비한다. 도 1의 메모리 테스트 시스템(1000)은 X8의 데이터 입출력 구조를 가지는 반도체 메모리 장치의 온 다이 터미네이션 회로를 테스트하는 메모리 테스트 시스템이다. 실제로 반도체 메모리 장치는 메모리 코어 부분을 포함하지만 도 1에는 반도체 메모리 장치의 출력 구동 회로 부분만이 도시되어 있다. 반도체 메모리 장치의 출력 노드들은 각각 출력 핀들에 연결되어 있으므로 도 1에서 출력 노드들과 출력 핀들을 모두 DQ0 내지 DQ7로 나타내었다.
반도체 메모리 장치(1100)는 온 다이 터미네이션 회로 테스트시 출력 구동회로를 오프시켜 출력 노드들(DQ0~DQ7)을 고 임피던스(high impedance; HIGH Z) 상태로 유지한다.
반도체 메모리 장치(1100)는 출력 드라이버들(1110, 1120, 1130, 1140, 1150, 1160, 1170, 1180), 및 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145, 1155, 1165, 1175, 1185)을 구비한다. 반도체 메모리 장치(1100)는 리드(read) 데이터 마스크 신호(RDM0)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 동작하는 제 1 출력 구동부와 리드 데이터 마스크 신호(RDM1)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 동작하는 제 2 출력 구동부를 포함한다. 제 1 출력 구동부는 출력 드라이버들(1110, 1120, 1130, 1140), 온 다이 터미네이션 제어신호 발생회로(1113), 및 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145)을 포함하고, 제 2 출력 구동부는 출력 드라이버들(1150, 1160, 1170, 1180), 온 다이 터미네이션 제어신호 발생회로(1153), 및 온 다이 터미네이션 회로들(1155, 1165, 1175, 1185)을 포함한다.
출력 드라이버(1110)는 데이터쌍(DATAP0, DATAN0)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ0)에 출력한다. 온 다이 터미네이션 제어신호 발생회로(1113)는 리드(read) 데이터 마스크 신호(RDM0)와 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호(PODT0)를 발생시킨다. 온 다이 터미네이션 회로(1115)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항(termination resistance)을 발생시켜 출력 노드(DQ0)에 제공한다. 출력 드라이버(1120)는 데이터쌍(DATAP1, DATAN1)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ1)에 출력한다. 온 다이 터미네이션 회로(1125)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ1)에 제공한 다. 출력 드라이버(1130)는 데이터쌍(DATAP2, DATAN2)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ2)에 출력한다. 온 다이 터미네이션 회로(1135)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ2)에 제공한다. 출력 드라이버(1140)는 데이터쌍(DATAP3, DATAN3)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ3)에 출력한다. 온 다이 터미네이션 회로(1145)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ3)에 제공한다.
출력 드라이버(1150)는 데이터쌍(DATAP4, DATAN4)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ4)에 출력한다. 온 다이 터미네이션 제어신호 발생회로(1113)는 리드(read) 데이터 마스크 신호(RDM1)와 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호(PODT1)를 발생시킨다. 온 다이 터미네이션 회로(1155)는 온 다이 터미네이션 제어신호(PODT1)에 응답하여 터미네이션 저항(termination resistance)을 발생시켜 출력 노드(DQ4)에 제공한다. 출력 드라이버(1160)는 데이터쌍(DATAP5, DATAN5)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ5)에 출력한다. 온 다이 터미네이션 회로(1165)는 온 다이 터미네이션 제어신호(PODT1)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ5)에 제공한다. 출력 드라이버(1170)는 데이터쌍(DATAP6, DATAN6)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ6)에 출력한다. 온 다이 터미네이션 회로(1175)는 온 다이 터미네이션 제어신호(PODT1)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ6)에 제공한다. 출력 드라이버(1180)는 데이터쌍(DATAP7, DATAN7)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ7)에 출력한다. 온 다이 터미네이션 회로(1185)는 온 다이 터미네이션 제어신호(PODT1)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ7)에 제공한다.
결합 회로(1200)는 제 1 출력 구동부의 출력 노드들(DQ0~DQ3)과 제 2 출력 구동부의 출력 노드들(DQ4~DQ7)을 통신 채널들(CH1~CH4) 각각에 결합시킨다. 풀다운 회로(1300)는 통신 채널들(CH1~CH4) 각각에 결합된 저항들(RDET1~RDET4)을 구비하고, 통신 채널들(CH1~CH4) 각각을 풀 다운시키는 기능을 한다. 테스터(1400)는 입출력 핀들(TDQ0~TDQ4)을 구비하고 통신 채널들(CH1~CH4) 상의 전압의 로직 상태를 테스트한다.
도 1에서 온 다이 터미네이션 제어신호 발생회로(1113)와 온 다이 터미네이션 제어신호 발생회로(1153)가 분리되어 있지만, 이들 회로(1113, 1153)는 하나의 회로에 포함될 수 있다. 즉, 반도체 메모리 장치(1100)는 리드 데이터 마스크 신호들(RDM0, RDM1)과 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호들(PODT0, PODT1)을 발생시키는 온 다이 터미네이션 제어신호 발생회로를 구비할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치의 출력 구동회로의 일부분을 나타내는 회로도이다.
도 2를 참조하면, 출력 드라이버(1110)는 PMOS(P-channel Metal Oxide Semiconductor Device) 트랜지스터(MP1), NMOS(N-channel Metal Oxide Semiconductor Device) 트랜지스터(MN1), 및 저항들(R1, R2)을 구비한다. PMOS 트 랜지스터(MP1)는 데이터(DATAP0)에 응답하여 출력 노드(DQ0)를 풀업시키고, NMOS 트랜지스터(MN1)는 데이터(DATAN0)에 응답하여 출력 노드(DQ0)를 풀다운시킨다. 저항(R1)은 PMOS 트랜지스터(MP1)의 드레인과 출력 노드(DQ0) 사이에 결합되어 있고, 저항(R2)은 NMOS 트랜지스터(MN1)의 드레인과 출력 노드(DQ0) 사이에 결합되어 있다. 저항들(R1, R2)은 출력 노드(DQ0)로 출력되는 출력전압의 스윙 폭을 결정한다.
온 다이 터미네이션 제어신호 발생회로(1113)는 NAND 게이트(NAND1)를 포함하며 리드(read) 데이터 마스크 신호(RDM0)와 온 다이 터미네이션 인이블 신호(ODTEN)에 대해 비논리곱 연산을 수행하고 온 다이 터미네이션 제어신호(PODT0)를 발생시킨다. 온 다이 터미네이션 회로(1115)는 PMOS 트랜지스터(MP2), 온 다이 터미네이션 저항(R3)을 구비한다. PMOS 트랜지스터(MP2)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 스위칭 동작을 수행한다. 온 다이 터미네이션 저항(R3)은 PMOS 트랜지스터(MP2)의 드레인과 출력 노드(DQ0) 사이에 결합되어 있다. 출력 노드(DQ0)는 통신 채널(CH1)에 전기적으로 연결되어 있다.
출력 드라이버(1110)는 메모리 코어(미도시)로부터 출력된 데이터들(DATAP0, DATAN0)에 대응하는 출력 데이터들을 발생시켜 출력 노드(DQ0)에 제공한다. 온 다이 터미네이션 회로(1115)는 리드 데이터 마스크 신호(RDM0)와 온 다이 터미네이션 인에이블 신호(ODTEN)의 로직 상태에 따라 임피던스 값이 변화된다. 즉, 온 다이 터미네이션 회로(1115)는 리드 데이터 마스크 신호(RDM0)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 따라 변화하는 터미네이션 저항을 발생시켜 출력 노드(DQ0)에 제공한다.
도 3은 정상 동작시 도 1에 도시된 반도체 메모리 장치의 출력 구동회로의 동작을 나타내는 타이밍도이다.
도 4는 온 다이 터미네이션 테스트 동작시 도 1에 도시된 반도체 메모리 장치의 출력 구동회로의 동작을 나타내는 타이밍도이다.
도 5는 머지드 디큐(Merged DQ) 동작시 도 1에 도시된 반도체 메모리 장치의 출력 구동회로의 동작을 나타내는 타이밍도이다.
이하, 도 1 내지 도 5를 참조하여 도 1에 도시된 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 출력 구동회로를 포함하는 메모리 테스트 시스템의 동작을 설명한다.
도 1의 메모리 테스트 시스템(1000)은 머지드 디큐 구조(Merged-DQ structure)를 가지는 메모리 테스트 시스템이다. 도 1에 도시된 바와 같이, 제 1 출력 구동부의 출력 노드(DQ0)와 제 2 출력 구동부의 출력 노드(DQ4)가 전기적으로 연결되어 있고, 제 1 출력 구동부의 출력 노드(DQ1)와 제 2 출력 구동부의 출력 노드(DQ5)가 전기적으로 연결되어 있다. 제 1 출력 구동부의 출력 노드(DQ2)와 제 2 출력 구동부의 출력 노드(DQ6)가 전기적으로 연결되어 있고, 제 1 출력 구동부의 출력 노드(DQ3)와 제 2 출력 구동부의 출력 노드(DQ7)가 전기적으로 연결되어 있다. 테스터(1400)는 도 1의 메모리 테스트 시스템(1000)에서, 반도체 메모리 장치(1100)는 X8의 데이터 입출력 구조를 가지고 테스터(1400)는 X4의 데이터 입출력 구조를 가진다. 즉, 반도체 메모리 장치(1100)는 8개의 데이터 입출력 핀(DQ0~DQ7)을 가지고, 테스터(1400)는 4 개의 데이터 입출력 핀(TDQ0~TDQ3)을 가진다. 반도체 메모리 장치(1100)와 테스터(1400)는 통신 채널(CH1~CH4)을 통해 테스터(1400)와 데이터를 송수신한다. 실제로, 반도체 메모리 장치의 출력 노드들(DQ0~DQ7), 즉 출력 핀들에는 도 1에 도시된 출력회로(1100)뿐만 아니라 입력회로(미도시)가 결합된다. 설명의 편의상, 도 1에서 반도체 메모리 장치의 입력회로는 생략하였다.
온 다이 터미네이션 인에이블 신호(ODTEN)는 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145, 1155, 1165, 1175, 1185)을 활성화시키는 신호로서, 반도체 메모리 장치의 독출(read) 동작모드에서 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145, 1155, 1165, 1175, 1185)을 턴오프시키고, 반도체 메모리 장치의 기입(write) 동작모드에서 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145, 1155, 1165, 1175, 1185)을 턴온시킨다. 왜냐하면, 기입 동작모드에서는 출력 핀들을 통해 채널 상의 데이터를 수신하기 때문에 수신되는 데이터가 왜곡되지 않게 하기 위해 출력 노드들에 터미네이션 저항을 연결해야 한다.
반도체 메모리 장치(1100)의 출력 노드들(DQ0~DQ7)의 전압이 로직 "하이" 상태일 때 채널들(CH1~CH4)의 전압은 로직 "하이" 상태가 되고, 반도체 메모리 장치(1100)의 출력 노드들(DQ0~DQ7)의 전압이 로직 "로우" 상태일 때 채널들(CH1~CH4)의 전압은 로직 "로우" 상태가 된다. 풀다운 회로(1300)는 통신 채널들(CH1~CH4)과 접지 사이에 결합된 저항들(RDET1~RDET4)을 구비하고, 반도체 메모리 장치(1100)의 출력 노드들(DQ0~DQ7)의 전압이 로직 "로우" 상태일 때 채널들(CH1~CH4)의 전압을 풀다운시키는 기능을 한다. 테스터(1400)는 입출력 핀들(TDQ0~TDQ4)을 통해 통신 채널들(CH1~CH4)로부터 반도체 메모리 장치(1100)의 출 력 노드들(DQ0~DQ7)의 전압들을 수신하고, 이 전압들의 로직 상태를 테스트한다.
도 1의 반도체 메모리 장치(1100)에서, 출력 노드(DQ1)에 결합된 출력 드라이버(1120)와 온 다이 터미네이션 회로(1125), 출력 노드(DQ2)에 결합된 출력 드라이버(1130)와 온 다이 터미네이션 회로(1135), 및 출력 노드(DQ3)에 결합된 출력 드라이버(1140)와 온 다이 터미네이션 회로(1145)는 도 2에 도시된 회로와 동일한 구성을 가진다. 또한, 출력 노드(DQ4)에 결합된 출력 드라이버(1150)와 온 다이 터미네이션 회로(1155), 출력 노드(DQ5)에 결합된 출력 드라이버(1160)와 온 다이 터미네이션 회로(1165), 출력 노드(DQ6)에 결합된 출력 드라이버(1170)와 온 다이 터미네이션 회로(1175), 및 출력 노드(DQ7)에 결합된 출력 드라이버(1180)와 온 다이 터미네이션 회로(1185)는 도 2에 도시된 회로와 동일한 구성을 가진다.
온 다이 터미네이션 제어신호 발생회로(1113)는 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145)을 제어하고, 온 다이 터미네이션 제어신호 발생회로(1153)는 온 다이 터미네이션 회로들(1155, 1165, 1175, 1185)을 제어한다. 온 다이 터미네이션 제어신호 발생회로(1153)는 도 2에 도시된 온 다이 터미네이션 제어신호 발생회로(1113)와 동일한 구성을 가진다. 온 다이 터미네이션 제어신호 발생회로(1153)는 리드(read) 데이터 마스크 신호(RDM1)와 온 다이 터미네이션 인이블 신호(ODTEN)에 대해 비논리곱 연산을 수행하고 온 다이 터미네이션 제어신호(PODT1)를 발생시킨다.
도 3을 참조하면, 온 다이 터미네이션 인에이블 신호(ODTEN)는 리드(read) 커맨드에 응답하여 클럭신호(CLK)에 동기되어 발생된다. 도 3의 타이밍도는 클럭 레이턴시(clock latency)가 1인 경우 반도체 메모리 장치(1100)의 동작을 나타낸다. 독출 동작모드에서 데이터가 출력되는 구간 동안 온 다이 터미네이션 인에이블 신호(ODTEN)는 디스에이블 된다. 독출 동작모드에서 온 다이 터미네이션 저항이 필요하지 않으므로 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145, 1155, 1165, 1175, 1185)은 턴오프된다. 온 다이 터미네이션 제어신호(PODT0, PODT1)는 데이터가 출력되는 구간 동안 로직 "하이" 상태를 가진다. 도 2 및 도 3을 참조하면, 온 다이 터미네이션 제어신호(PODT0, PODT1)가 로직 "하이" 상태일 때, 온 다이 터미네이션 회로(1115)를 구성하는 PMOS 트랜지스터(MP2)는 턴오프된다. 데이터가 출력되는 구간에서 출력 드라이버들(1110, 1120, 1130, 1140, 1150, 1160, 1170, 1180)에 포함된 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트에는 출력하려는 데이터가 입력되고, 데이터가 출력되는 구간 이외에는 풀업 트랜지스터의 게이트에는 로직 "하이"인 신호가 인가되고, 풀다운 트랜지스터의 게이트에는 로직 "로우"인 신호가 인가된다. 출력 노드들(DQ0~DQ7)은 데이터가 출력되는 구간 이외에는 고 임피던스(high Z) 상태를 유지한다.
도 4를 참조하면, 온 다이 터미네이션 회로 테스트시, 풀업 트랜지스터의 게이트에는 로직 "하이"인 신호가 인가되고, 풀다운 트랜지스터의 게이트에는 로직 "로우"인 신호가 인가된다. 따라서, 출력 노드들(DQ0~DQ7)은 고 임피던스(high Z) 상태를 유지한다. 이 때, 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145, 1155, 1165, 1175, 1185)을 턴온 또는 턴오프시키면서 출력 노드들(DQ0~DQ7)의 전압을 측정할 수 있다. 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145, 1155, 1165, 1175, 1185)은 리드 데이터 마스크 신호(RDM0, RDM1)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 기초하여 발생된 온 다이 터미네이션 제어신호(PODT0, PODT2)에 응답하여 동작한다. 도 4의 타이밍도는 머지드 DQ(Merged DQ) 테스트 환경을 고려하지 않은 타이밍도이다.
도 5는 도 1에 도시된 머지드 디큐(Merged DQ) 구조를 가지는 메모리 테스트 시스템에서 상부 출력 노드들(DQ0~DQ3)에 결합된 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145)과 하부 출력 노드들(DQ4~DQ7)에 결합된 온 다이 터미네이션 회로들(1155, 1165, 1175, 1185)을 분리하여 테스트할 때의 반도체 메모리 장치의 출력 구동회로의 동작을 나타내는 타이밍도이다.
도 5에 도시된 타이밍도는 온 다이 터미네이션 회로들(1155, 1165, 1175, 1185)을 턴오프시키고 상부 출력 노드들(DQ0~DQ3)에 결합된 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145)을 테스트하는 경우, 도 1의 회로의 동작을 나타내는 타이밍도이다. 도 2와 도 5를 참조하면, 리드 데이터 마스크 신호(RDM1)이 로직 "로우" 상태이므로, 온 다이 터미네이션 제어신호(PODT1)는 로직 "하이" 상태가 되어 하부 출력 노드들(DQ4~DQ7)에 결합된 온 다이 터미네이션 회로들(1155, 1165, 1175, 1185)을 턴오프시킨다. 리드 데이터 마스크 신호(RDM0)가 로직 "하이" 상태이므로, 온 다이 터미네이션 제어신호(PODT0)는 온 다이 터미네이션 인에이블 신호(ODTEN)가 반전된 로직 상태를 가진다. 온 다이 터미네이션 제어신호(PODT0)가 로직 "로우" 상태일 때 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145)을 턴온시키고, 온 다이 터미네이션 제어신호(PODT0)가 로직 "하이" 상태일 때 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145)을 턴오프시킨다. 온 다이 터미네이션 테스트시, 상부 출력 노드들(DQ0~DQ3)에 결합된 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145)에 인가되는 온 다이 터미네이션 제어신호(PODT0)는 독출 동작모드에서만 로직 "하이" 상태를 가지고 그 이외의 동작모드에서는 로직 "로우" 상태를 가진다. 하부 출력 노드들(DQ4~DQ7)에 결합된 온 다이 터미네이션 회로들(1155, 1165, 1175, 1185)에 인가되는 온 다이 터미네이션 제어신호(PODT1)는 로직 "로우" 상태를 가진다. 따라서, 하부 출력 노드들(DQ4~DQ7)은 고 임피던스(high Z) 상태를 가지고, 상부 출력 노드들(DQ0~DQ3)의 전압은 온 다이 터미네이션 인에이블 신호(ODTEN)의 로직 상태에 따라 로직 "하이" 상태 또는 로직 "로우" 상태를 가진다. 상부 출력 노드들(DQ0~DQ3)과 하부 출력 노드들(DQ4~DQ7)은 통신 채널들(CH1, CH2, CH3, CH4)에 결합되어 있다. 온 다이 터미네이션 회로들(1115, 1125, 1135, 1145) 및 온 다이 터미네이션 회로들(1155, 1165, 1175, 1185)이 모두 활성화되어 있지 않으면, 통신 채널들(CH1, CH2, CH3, CH4) 상의 전압은 모두 로직 "로우" 상태가 된다. 테스터(1400)는 테스터(1400)의 데이터 입출력 핀들(TDQ0~TDQ3)을 통해 통신 채널들(CH1, CH2, CH3, CH4) 상의 전압을 수신하여 온 다이 터미네이션 회로들의 턴온되어 있는지 또는 턴오프되어 있는지를 테스트할 수 있다.
[표 1]
RDM0="H", RDM1="L" RDM0="L", RDM1="H"
READ WRITE READ WRITE
PODT0 "H" "L" "H" "H"
DATAP3 "H" "H" "H" "H"
DATAN3 "L" "L" "L" "L"
PODT1 "H" "H" "H" "L"
DATAP7 "H" "H" "H" "H"
DATAN7 "L" "L" "L" "L"
표 1에는 독출(read) 동작모드와 기입(write) 동작모드에서 온 다이 터미네이션 회로 테스트를 수행할 때, 리드 데이터 마스크 신호들(RDM0, RDM1)의 로직 상태에 따라 머지드 DQ(Merged DQ) 구조를 가지는 반도체 메모리 장치의 출력 드라이버(1140)에 인가되는 신호들(DATAP3, DATAN3), 출력 드라이버(1180)에 인가되는 신호들(DATAP7, DATAN7), 및 온 다이 터미네이션 제어신호(PODT0, PODT1)의 로직 상태가 나타나 있다. 표 1에서, "H"는 "로직 하이(high)"를 나타내고 "L"은 로직 "로우(low)"를 나타낸다.
표 1을 참조하면, 리드 데이터 마스크 신호(RDM0)가 로직 "하이" 상태이고(RDM0="H"), 리드 데이터 마스크 신호(RDM1)가 로직 "로우" 상태일 때(RDM1="L") 도 1의 메모리 테스트 시스템의 테스트 환경은 다음과 같다.
독출 동작모드와 기입 동작모드 모두에서 출력 드라이버(1140)의 풀업 트랜지스터의 게이트에는 데이터(DATAP3) 대신에 로직 "하이'인 신호("H")가 인가되고, 출력 드라이버(1140)의 풀다운 트랜지스터(MN1)의 게이트에는 데이터(DATAN3) 대신에 로직 "로우'인 신호("L")가 인가된다. 또한, 독출 동작모드와 기입 동작모드 모두에서 출력 드라이버(1180)의 풀업 트랜지스터의 게이트에는 데이터(DATAP7) 대신에 로직 "하이'인 신호("H")가 인가되고, 출력 드라이버(1180)의 풀다운 트랜지스터의 게이트에는 데이터(DATAN7) 대신에 로직 "로우'인 신호("L")가 인가된다. 따라서, 출력 드라이버(1140)의 풀업 트랜지스터와 풀다운 트랜지스터가 턴오프되고, 출력 노드(DQ3)는 고 임피던스(High Z) 상태가 된다. 또한, 출력 드라이버(1180)의 풀업 트랜지스터와 풀다운 트랜지스터가 턴오프되고, 출력 노드(DQ7)는 고 임피던 스(High Z) 상태가 된다. 도 3을 참조하면, 온 다이 터미네이션 인에이블 신호(ODTEN)는 독출 동작모드에서는 디스에이블 상태를 가지고 그 이외의 동작 모드에서는 인에이블 상태를 가진다. 도 1, 도2, 및 표 1을 참조하면, 독출 동작모드에서는 리드 데이터 마스크 신호들(RDM0, RDM1)에 상관없이 온 다이 터미네이션 제어신호(PODT0)와 온 다이 터미네이션 제어신호(PODT1)가 모두 로직 "하이" 상태가 되고, 온 다이 터미네이션 회로(1155)와 온 다이 터미네이션 회로(1185)는 턴오프된다. 즉, 온 다이 터미네이션 회로(1155)에 포함된 스위칭 트랜지스터(MP2)가 턴오프되어 터미네이션 저항(R3)이 출력 노드들(DQ3, DQ7)에 영향을 주지 못한다. 기입 동작모드에서는 온 다이 터미네이션 인에이블 신호(ODTEN)가 인에이블 상태, 즉 로직 "하이" 상태를 가진다. 리드 데이터 마스크 신호(RDM0)가 로직 "하이" 상태를 가지고, 리드 데이터 마스크 신호(RDM1)가 로직 "로우" 상태를 가지므로, 온 다이 터미네이션 제어신호(PODT0)는 로직 "로우" 상태를 가지고 온 다이 터미네이션 제어신호(PODT1)는 로직 "하이" 상태를 가진다. 이 때, 온 다이 터미네이션 회로(1155)는 턴온되고, 온 다이 터미네이션 회로(1185)는 턴오프된다. 즉, 온 다이 터미네이션 회로(1155)에 포함된 스위칭 트랜지스터가 턴온되어 터미네이션 저항이 전원전압(VDD)과 출력 노드(DQ3) 사이에 전기적으로 결합된다. 온 다이 터미네이션 회로(1185)에 포함된 스위칭 트랜지스터가 턴오프되어 터미네이션 저항이 출력 노드(DQ7)에 영향을 주지 못한다.
리드 데이터 마스크 신호(RDM0)가 로직 "로우" 상태이고(RDM0="L"), 리드 데이터 마스크 신호(RDM1)가 로직 "하이" 상태일 때(RDM1="H") 도 1의 메모리 테스트 시스템의 테스트 환경은 다음과 같다.
독출 동작모드와 기입 동작모드 모두에서 출력 드라이버(1140)의 풀업 트랜지스터의 게이트에는 데이터(DATAP3) 대신에 로직 "하이'인 신호("H")가 인가되고, 출력 드라이버(1140)의 풀다운 트랜지스터(MN1)의 게이트에는 데이터(DATAN3) 대신에 로직 "로우'인 신호("L")가 인가된다. 또한, 독출 동작모드와 기입 동작모드 모두에서 출력 드라이버(1180)의 풀업 트랜지스터의 게이트에는 데이터(DATAP7) 대신에 로직 "하이'인 신호("H")가 인가되고, 출력 드라이버(1180)의 풀다운 트랜지스터의 게이트에는 데이터(DATAN7) 대신에 로직 "로우'인 신호("L")가 인가된다. 따라서, 출력 드라이버(1140)의 풀업 트랜지스터와 풀다운 트랜지스터가 턴오프되고, 출력 노드(DQ3)는 고 임피던스(High Z) 상태가 된다. 또한, 출력 드라이버(1180)의 풀업 트랜지스터와 풀다운 트랜지스터가 턴오프되고, 출력 노드(DQ7)는 고 임피던스(High Z) 상태가 된다. 온 다이 터미네이션 인에이블 신호(ODTEN)는 독출 동작모드에서는 디스에이블 상태를 가지고 그 이외의 동작 모드에서는 인에이블 상태를 가진다. 도 1, 도2, 및 표 1을 참조하면, 독출 동작모드에서는 리드 데이터 마스크 신호들(RDM0, RDM1)에 상관없이 온 다이 터미네이션 제어신호(PODT0)와 온 다이 터미네이션 제어신호(PODT1)가 모두 로직 "하이" 상태가 되고, 온 다이 터미네이션 회로(1155)와 온 다이 터미네이션 회로(1185)는 턴오프된다. 즉, 온 다이 터미네이션 회로(1155)에 포함된 스위칭 트랜지스터(MP2)가 턴오프되어 터미네이션 저항(R3)이 출력 노드들(DQ3, DQ7)에 영향을 주지 못한다. 기입 동작모드에서는 온 다이 터미네이션 인에이블 신호(ODTEN)가 인에이블 상태, 즉 로직 "하이" 상태를 가진다. 리드 데이터 마스크 신호(RDM0)가 로직 "로우" 상태를 가지고, 리드 데이터 마스크 신호(RDM1)가 로직 "하이" 상태를 가지므로, 온 다이 터미네이션 제어신호(PODT0)는 로직 "하이" 상태를 가지고 온 다이 터미네이션 제어신호(PODT1)는 로직 "로우" 상태를 가진다. 이 때, 온 다이 터미네이션 회로(1155)는 턴오프되고, 온 다이 터미네이션 회로(1185)는 턴온된다. 즉, 온 다이 터미네이션 회로(1155)에 포함된 스위칭 트랜지스터가 턴오프되어 터미네이션 저항이 출력 노드(DQ3)에 영향을 주지 못한다. 온 다이 터미네이션 회로(1185)에 포함된 스위칭 트랜지스터가 턴온되어 터미네이션 저항이 전원전압(VDD)과 출력 노드(DQ7) 사이에 전기적으로 결합된다.
상기에서와 같이, 본 발명의 메모리 테스트 시스템은 온 다이 터미네이션 테스트시 반도체 메모리 장치의 출력 드라이버들을 턴오프시켜 출력 노드를 고 임피던스(high Z) 상태로 유지한다. 온 다이 터미네이션 테스트시 출력 드라이버들 각각을 구성하는 풀업 트랜지스터와 풀다운 트랜지스터는 온 다이 터미네이션 테스트에 관련된 MRS(Mode Register Set) 신호에 의해 턴오프될 수 있다.
[표 2]
RDM0 RDM1 DQ0~DQ3 DQ4~DQ7 COMMENT
"H" "H" Normal Op. Normal Op. Merged Test (X)
"H" "L" Normal Op. High-Z DQ0~DQ3 Test
"L" "H" High-Z Normal Op. DQ4~DQ7 Test
"L" "L" High-Z High-Z -
표 2에는 독출(read) 동작모드와 기입(write) 동작모드에서 온 다이 터미네이션 회로 테스트를 수행할 때, 리드 데이터 마스크 신호들(RDM0, RDM1)의 로직 상태에 따라 반도체 메모리 장치의 출력 노드들(DQ0~DQ7)의 로직 상태가 나타나 있 다. 표 2에서, "H"는 "로직 하이(high)"를 나타내고 "L"은 로직 "로우(low)"를 나타낸다.
본 명세서의 실시예에서, 리드 데이터 마스크 신호들은 로직 "하이" 상태일 때 온 다이 터미네이션 회로들을 활성화시킨다. 즉, 본 명세서의 실시예에서, 리드 데이터 마스크 신호들은 로직 "하이" 상태를 가질 때 인에이블 되는 신호이다. 물론, 리드 데이터 마스크 신호들은 로직 "로우" 상태를 가질 때 인에이블 되는 신호일 수도 있다.
표 2를 참조하면, 리드 데이터 마스크 신호(RDM0)와 리드 데이터 마스크 신호(RDM1)가 모두 로직 "하이" 상태를 가질 때, 출력 노드들(DQ0~DQ7)은 모두 정상 동작을 수행한다. 이 때는 도 1에 도시된 바와 같은 머지드 DQ(Merged DQ) 구조를 가지는 테스트 시스템을 이용하여 머지드 테스트(merged test)를 수행할 수 없다. 리드 데이터 마스크 신호(RDM0)가 로직 "하이" 상태이고 리드 데이터 마스크 신호(RDM1)가 로직 "로우" 상태를 가질 때, 출력 노드들(DQ0~DQ3)은 정상 동작을 하고, 출력 노드들(DQ4~DQ7)은 고 임피던스 상태(High Z)를 유지한다. 리드 데이터 마스크 신호(RDM0)가 로직 "로우" 상태이고 리드 데이터 마스크 신호(RDM1)가 로직 "하이" 상태를 가질 때, 출력 노드들(DQ0~DQ3)은 고 임피던스 상태(High Z)를 유지하고, 출력 노드들(DQ4~DQ7)은 정상 동작을 한다. 리드 데이터 마스크 신호(RDM0)와 리드 데이터 마스크 신호(RDM1)가 모두 로직 "로우" 상태를 가질 때, 출력 노드들(DQ0~DQ7)은 모두 고 임피던스 상태(High Z)를 유지한다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치를 포함하는 메모 리 테스트 시스템의 구성을 나타내는 회로도이다.
도 6을 참조하면, 메모리 테스트 시스템(2000)은 반도체 메모리 장치(2100), 결합 회로(2200), 풀다운 회로(2300), 및 테스터(2400)를 구비한다. 도 6의 메모리 테스트 시스템(2000)은 X32의 데이터 입출력 구조를 가지는 반도체 메모리 장치의 온 다이 터미네이션 회로를 테스트하는 메모리 테스트 시스템이다. 실제로 반도체 메모리 장치는 메모리 코어 부분을 포함하지만 도 6에는 반도체 메모리 장치의 출력 구동 회로 부분만이 도시되어 있다. 반도체 메모리 장치의 출력 노드들은 각각 출력 핀들에 연결되어 있으므로 도 6에서 출력 노드들과 출력 핀들을 모두 DQ0 내지 DQ31로 나타내었다.
반도체 메모리 장치(2100)는 온 다이 터미네이션 회로 테스트시 출력 구동회로를 오프시켜 출력 노드들(DQ0~DQ31)을 고 임피던스(high impedance; HIGH Z) 상태로 유지한다. 결합 회로(2200)는 제 1 출력 구동부(2110)의 출력 노드들(DQ0~DQ7), 제 2 출력 구동부(2130)의 출력 노드들(DQ8~DQ15), 제 3 출력 구동부(2150)의 출력 노드들(DQ16~DQ23), 및 제 4 출력 구동부(2170)의 출력 노드들(DQ24~DQ31)을 통신 채널들(CH1~CH8) 각각에 결합시킨다. 풀다운 회로(2300)는 통신 채널들(CH1~CH8) 각각에 결합된 저항들(RDET11~RDET18)을 구비하고, 통신 채널들(CH1~CH8) 각각을 풀 다운시키는 기능을 한다. 테스터(2400)는 입출력 핀들(TDQ0~TDQ7)을 구비하고 통신 채널들(CH1~CH8) 상의 전압의 로직 상태를 테스트한다.
반도체 메모리 장치(2100)는 리드(read) 데이터 마스크 신호(RDM0)와 온 다 이 터미네이션 인에이블 신호(ODTEN)에 응답하여 동작하는 제 1 출력 구동부(2110), 리드 데이터 마스크 신호(RDM1)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 동작하는 제 2 출력 구동부(2130), 리드 데이터 마스크 신호(RDM2)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 동작하는 제 3 출력 구동부(2150), 및 리드 데이터 마스크 신호(RDM3)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 동작하는 제 4 출력 구동부(2170)를 포함한다.
제 1 출력 구동부(2110)는 데이터(DATAP0~DATAP7, DATAN0~DATAN7)에 응답하여 출력 데이터를 발생시켜 출력 노드들(DQ0~DQ7)에 출력한다. 제 2 출력 구동부(2130)는 데이터(DATAP8~DATAP15, DATAN8~DATAN15)에 응답하여 출력 데이터를 발생시켜 출력 노드들(DQ8~DQ15)에 출력한다. 제 3 출력 구동부(2150)는 데이터(DATAP16~DATAP23, DATAN16~DATAN23)에 응답하여 출력 데이터를 발생시켜 출력 노드들(DQ16~DQ23)에 출력한다. 제 4 출력 구동부(2170)는 데이터(DATAP24~DATAP31, DATAN24~DATAN31)에 응답하여 출력 데이터를 발생시켜 출력 노드들(DQ24~DQ31)에 출력한다.
도 7은 도 6에 도시된 반도체 메모리 장치(2000)의 출력 구동회로의 제 1 출력 구동부(2110)를 나타내는 블록도이다.
도 7을 참조하면, 제 1 출력 구동부(2110)는 출력 드라이버들(2111, 2113, 2115, 2117, 2119, 2121, 2123, 2125), 온 다이 터미네이션 제어신호 발생회로(2127) 및 온 다이 터미네이션 회로들(2112, 2114, 2116, 2118, 2120, 2122, 2124, 2126)을 구비한다.
출력 드라이버(2111)는 데이터쌍(DATAP0, DATAN0)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ0)에 출력한다. 온 다이 터미네이션 제어신호 발생회로(2127)는 리드(read) 데이터 마스크 신호(RDM0)와 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호(PODT0)를 발생시킨다. 온 다이 터미네이션 회로(2112)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항(termination resistance)을 발생시켜 출력 노드(DQ0)에 제공한다. 출력 드라이버(2113)는 데이터쌍(DATAP1, DATAN1)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ1)에 출력한다. 온 다이 터미네이션 회로(2114)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ1)에 제공한다. 출력 드라이버(2115)는 데이터쌍(DATAP2, DATAN2)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ2)에 출력한다. 온 다이 터미네이션 회로(2116)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ2)에 제공한다. 출력 드라이버(2117)는 데이터쌍(DATAP3, DATAN3)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ3)에 출력한다. 온 다이 터미네이션 회로(2118)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ3)에 제공한다. 출력 드라이버(2119)는 데이터쌍(DATAP4, DATAN4)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ4)에 출력한다. 온 다이 터미네이션 회로(2120)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항(termination resistance)을 발생시켜 출력 노드(DQ4)에 제공한다. 출력 드라이버(2121)는 데이터쌍(DATAP5, DATAN5)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ5)에 출력한다. 온 다이 터미네이션 회로(2122)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ5)에 제공한다. 출력 드라이버(2123)는 데이터쌍(DATAP6, DATAN6)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ6)에 출력한다. 온 다이 터미네이션 회로(2124)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ6)에 제공한다. 출력 드라이버(2125)는 데이터쌍(DATAP7, DATAN7)을 수신하여 출력 데이터를 발생시켜 출력 노드(DQ7)에 출력한다. 온 다이 터미네이션 회로(2126)는 온 다이 터미네이션 제어신호(PODT0)에 응답하여 터미네이션 저항을 발생시켜 출력 노드(DQ7)에 제공한다.
출력 노드(DQ0)는 통신 채널(CH1)에, 출력 노드(DQ1)는 통신 채널(CH2)에, 출력 노드(DQ2)는 통신 채널(CH3)에, 출력 노드(DQ3)는 통신 채널(CH4)에 각각 전기적으로 연결되어 있다. 마찬가지로, 출력 노드(DQ4)는 통신 채널(CH5)에, 출력 노드(DQ5)는 통신 채널(CH6)에, 출력 노드(DQ6)는 통신 채널(CH7)에, 출력 노드(DQ7)는 통신 채널(CH8)에 각각 전기적으로 연결되어 있다.
도 6에 도시된 제 2 출력 구동부(2130), 제 3 출력 구동부(2150), 및 제 4 출력 구동부(2170)는 도 7에 도시된 제 1 출력 구동부(2110)의 구성과 동일한 회로 구성을 가지며, 입력 또는 출력되는 신호와 입력 노드와 출력 노드들이 제 1 출력 구동부(2110)와 다르다. 즉, 제 2 출력 구동부(2130)는 데이터(DATAP8~DATAP15, DATAN8~DATAN15)에 응답하여 출력 데이터를 발생시켜 출력 노드들(DQ8~DQ15)에 출 력하고, 리드 데이터 마스크 신호(RDM1)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 터미네이션 저항을 발생시켜 출력 노드들(DQ8~DQ15)에 제공한다. 제 3 출력 구동부(2150)는 데이터(DATAP16~DATAP23, DATAN16~DATAN23)에 응답하여 출력 데이터를 발생시켜 출력 노드들(DQ16~DQ23)에 출력하고, 리드 데이터 마스크 신호(RDM2)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 터미네이션 저항을 발생시켜 출력 노드들(DQ16~DQ23)에 제공한다. 제 4 출력 구동부(2170)는 데이터(DATAP24~DATAP31, DATAN24~DATAN31)에 응답하여 출력 데이터를 발생시켜 출력 노드들(DQ24~DQ31)에 출력하고, 리드 데이터 마스크 신호(RDM3)와 온 다이 터미네이션 인에이블 신호(ODTEN)에 응답하여 터미네이션 저항을 발생시켜 출력 노드들(DQ24~DQ31)에 제공한다.
도 6에서, 출력 구동부들(2110, 2130, 2150, 2170)은 각각 온 다이 터미네이션 제어신호 발생회로를 구비한다. 즉, 제 1 출력 구동부(2110)는 리드(read) 데이터 마스크 신호(RDM0)와 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호(PODT0)를 발생시키는 온 다이 터미네이션 제어신호 발생회로(2127)를 구비한다. 제 2 출력 구동부(2130)는 리드 데이터 마스크 신호(RDM1)와 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호(PODT1)를 발생시키는 온 다이 터미네이션 제어신호 발생회로(미도시)를 구비한다. 제 3 출력 구동부(2150)는 리드 데이터 마스크 신호(RDM2)와 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호(PODT2)를 발생시키는 온 다이 터미네이션 제어신호 발생회로(미도시)를 구비한다. 제 4 출력 구동 부(2170)는 리드 데이터 마스크 신호(RDM3)와 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호(PODT3)를 발생시키는 온 다이 터미네이션 제어신호 발생회로(미도시)를 구비한다.
그러나, 반도체 메모리 장치(2100)는 리드 데이터 마스크 신호들(RDM0, RDM1, RDM2, RDM3)과 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호들(PODT0, PODT1, PODT2, PODT3)을 발생시키는 온 다이 터미네이션 제어신호 발생회로를 구비할 수 있다. 상기 온 다이 터미네이션 제어신호 발생회로는 출력 구동부들(210, 2130, 2150, 2170) 밖에 위치할 수 있다.
이하, 도 6 내지 도 7을 참조하여 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 출력 구동회로를 포함하는 메모리 테스트 시스템의 동작을 설명한다.
도 6의 메모리 테스트 시스템은 머지드 디큐 구조(Merged-DQ structure)를 가지는 메모리 테스트 시스템으로서, X32의 데이터 입출력 구조를 가지는 반도체 메모리 장치를 테스트하는 메모리 테스트 시스템이다. 도 6에 도시된 바와 같이, 제 1 출력 구동부의 출력 노드(DQ0), 제 2 출력 구동부의 출력 노드(DQ8), 제 3 출력 구동부의 출력 노드(DQ16), 및 제 4 출력 구동부의 출력 노드(DQ24)가 전기적으로 연결되어 있다. 또한, 제 1 출력 구동부의 출력 노드(DQ1), 제 2 출력 구동부의 출력 노드(DQ9), 제 3 출력 구동부의 출력 노드(DQ17), 및 제 4 출력 구동부의 출력 노드(DQ25)가 전기적으로 연결되어 있다. 또한, 제 1 출력 구동부의 출력 노드(DQ2), 제 2 출력 구동부의 출력 노드(DQ10), 제 3 출력 구동부의 출력 노드(DQ18), 및 제 4 출력 구동부의 출력 노드(DQ26)가 전기적으로 연결되어 있다. 또한, 제 1 출력 구동부의 출력 노드(DQ3), 제 2 출력 구동부의 출력 노드(DQ11), 제 3 출력 구동부의 출력 노드(DQ19), 및 제 4 출력 구동부의 출력 노드(DQ27)가 전기적으로 연결되어 있다. 또한, 제 1 출력 구동부의 출력 노드(DQ4), 제 2 출력 구동부의 출력 노드(DQ12), 제 3 출력 구동부의 출력 노드(DQ20), 및 제 4 출력 구동부의 출력 노드(DQ28)가 전기적으로 연결되어 있다. 또한, 제 1 출력 구동부의 출력 노드(DQ5), 제 2 출력 구동부의 출력 노드(DQ13), 제 3 출력 구동부의 출력 노드(DQ21), 및 제 4 출력 구동부의 출력 노드(DQ29)가 전기적으로 연결되어 있다. 또한, 제 1 출력 구동부의 출력 노드(DQ6), 제 2 출력 구동부의 출력 노드(DQ14), 제 3 출력 구동부의 출력 노드(DQ22), 및 제 4 출력 구동부의 출력 노드(DQ30)가 전기적으로 연결되어 있다. 또한, 제 1 출력 구동부의 출력 노드(DQ7), 제 2 출력 구동부의 출력 노드(DQ15), 제 3 출력 구동부의 출력 노드(DQ23), 및 제 4 출력 구동부의 출력 노드(DQ31)가 전기적으로 연결되어 있다. 도 6의 메모리 테스트 시스템(2000)에서, 반도체 메모리 장치(2100)는 X32의 데이터 입출력 구조를 가지고 테스터(2400)는 X8의 데이터 입출력 구조를 가진다. 즉, 반도체 메모리 장치(2100)는 32 개의 데이터 입출력 핀(DQ0~DQ31)을 가지고, 테스터(2400)는 8 개의 데이터 입출력 핀(TDQ0~TDQ7)을 가진다. 반도체 메모리 장치(2100)와 테스터(2400)는 통신 채널(CH1~CH8)을 통해 테스터(2400)와 데이터를 송수신한다. 실제로, 반도체 메모리 장치의 출력 노드들(DQ0~DQ31), 즉 출력 핀들에는 도 6에 도시된 출력회로(2100)뿐만 아니라 입력회로(미도시)가 결합된다. 설명의 편의상, 도 6에서 반도체 메모리 장치의 입력회로는 생략하였다.
도 6에 도시된 메모리 테스트 시스템(2000)은 리드 데이터 마스크 신호들(RDM0, RDM1, RDM2, RDM3)과 온 다이 터미네이션 인이블 신호(ODTEN)에 응답하여 온 다이 터미네이션 제어신호들(PODT0, PODT1, PODT2, PODT3)을 발생시키고, 한 번에 8 개의 출력 노드에 결합된 온 다이 터미네이션 회로들을 테스트한다. 즉, 한번에 출력 구동부들(2110, 2130, 2140, 2150) 중 하나에 포함된 온 다이 터미네이션 회로들을 테스트한다. 온 다이 터미네이션 테스트를 수행하지 않는 출력 구동부들에 포함된 온 다이 터미네이션 회로들은 턴오프된다. 즉, 온 다이 터미네이션 테스트를 수행하지 않는 출력 구동부들의 출력 노드들은 고 임피던스(high Z) 상태를 유지한다.
도 6의 메모리 테스트 시스템은 온 다이 터미네이션 테스트시 반도체 메모리 장치의 출력 드라이버들을 턴오프시켜 출력 노드를 고 임피던스(high Z) 상태로 유지한다. 온 다이 터미네이션 테스트시 출력 드라이버들 각각을 구성하는 풀업 트랜지스터와 풀다운 트랜지스터는 온 다이 터미네이션 테스트에 관련된 MRS(Mode Register Set) 신호에 의해 턴오프될 수 있다.
도 6의 메모리 테스트 시스템의 동작은 도 1의 메모리 테스트 시스템의 동작과 유사하므로 여기서 상세한 설명을 생략한다.
도 8은 본 발명의 다른 하나의 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 8을 참조하면, 반도체 메모리 장치(2000)는 메모리 코어(3100), 출력 회로(3200), 및 입력 회로(3300)를 구비한다. 출력 회로(3200)는 출력 버퍼(3210) 및 출력 구동회로(3230)를 구비한다.
입력 회로(3300)는 출력 노드(DQ)로부터 데이터를 수신하여 버퍼링하고 버퍼링된 데이터를 메모리 코어(3100)에 제공한다. 메모리 코어(3100)는 입력 회로(3300)로부터 데이터를 수신하여 저장하거나 저장된 데이터를 출력한다. 출력 회로(3200)는 메모리 코어(3100)에서 출력된 데이터를 버퍼링하고 출력 데이터를 발생시켜 출력 노드(DQ)에 제공한다.
출력 버퍼(3210)는 메모리 코어(3100)에서 출력된 데이터에 대해 출력 순서를 결정하고 출력 비트 구조를 선택하고 병렬-직렬 변환을 수행한다. 출력 구동회로(3230)는 출력 버퍼(3210)의 출력신호에 응답하여 반도체 메모리 칩 외부를 구동할 수 있는 출력 데이터를 발생시킨다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 장치를 포함한 메모리 테스트 시스템은 적은 수의 채널을 가지는 테스터를 사용하여 온 다이 터미네이션 회로를 테스트할 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 온 다이 터미네이션 테스트 모드에서, 온 다이 터미네이션 테스트가 수행되지 않는 제 1 온 다이 터미네이션 회로들이 결합된 제 1 출력 노드들을 고 임피던스 상태로 유지하고, 온 다이 터미네이션 테스트가 수행되는 제 2 온 다이 터미네이션 회로들은 테스트 전압들을 발생시키고 상기 테스트 전압들을 상기 제 2 온 다이 터미네이션 회로들이 결합된 제 2 출력 노드들에 제공하는 반도체 메모리 장치;
    상기 제 1 출력 노드들과 상기 제 2 출력 노드들을 통신 채널들에 결합시키는 결합 회로; 및
    상기 테스트 전압들에 대응하는 상기 통신 채널들의 전압의 로직 상태를 테스트하는 테스터를 포함하는 메모리 테스트 시스템.
  2. 제 1 항에 있어서, 상기 메모리 테스트 시스템은
    상기 제 1 및 제 2 온 다이 터미네이션 회로들이 비활성화되어 있을 때, 상기 통신 채널들을 풀다운시키는 풀다운 회로를 더 구비하는 것을 특징으로 하는 메모리 테스트 시스템.
  3. 제 2 항에 있어서, 상기 풀다운 회로는
    접지전압과 상기 통신 채널들 각각에 결합된 검출 저항들을 포함하는 것을 특징으로 하는 메모리 테스트 시스템.
  4. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 상기 제 1 및 제 2 출력 노드들에 결합된 출력 드라이버들을 포함하는 것을 특징으로 하는 메모리 테스트 시스템.
  5. 제 4 항에 있어서,
    상기 출력 드라이버들은 상기 온 다이 터미네이션 테스트 모드에서 턴오프되는 것을 특징으로 하는 메모리 테스트 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 출력 노드들의 수가 M(M은 자연수)이고 상기 제 2 출력 노드들의 수는 N(N은 자연수)일 때 상기 통신 채널의 수는 (M+N)/2 인 것을 특징으로 하는 메모리 테스트 시스템.
  7. 제 6 항에 있어서, 상기 반도체 메모리 장치는
    X8의 데이터 입출력 구조를 가지는 것을 특징으로 하는 메모리 테스트 시스템.
  8. 제 7 항에 있어서,
    상기 M과 N의 값은 4인 것을 특징으로 하는 메모리 테스트 시스템.
  9. 제 8 항에 있어서, 상기 반도체 메모리 장치는
    온 다이 터미네이션 인에이블 신호와 제 1 리드(read) 데이터 마스크 신호에 응답하여 동작하는 제 1 출력 구동부; 및
    상기 온 다이 터미네이션 인에이블 신호 및 제 2 리드 데이터 마스크 신호에 응답하여 동작하는 제 2 출력 구동부를 구비하는 것을 특징으로 하는 메모리 테스트 시스템.
  10. 제 9 항에 있어서, 상기 제 1 출력 구동부는
    상기 온 다이 터미네이션 인에이블 신호와 상기 제 1 리드 데이터 마스크 신호에 응답하여 제 1 온 다이 터미네이션 제어신호를 발생시키는 제 1 온 다이 터미네이션 제어신호 발생회로;
    제 1 데이터에 응답하여 제 1 출력 데이터를 발생시키고 상기 제 1 출력 데이터를 제 1 출력 노드에 제공하는 제 1 출력 드라이버;
    상기 제 1 출력 노드에 결합되어 있고, 상기 제 1 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 1 온 다이 터미네이션 회로;
    제 2 데이터에 응답하여 제 2 출력 데이터를 발생시키고 상기 제 2 출력 데이터를 제 2 출력 노드에 제공하는 제 2 출력 드라이버;
    상기 제 2 출력 노드에 결합되어 있고, 상기 제 1 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 2 온 다이 터미네이션 회로;
    제 3 데이터에 응답하여 제 3 출력 데이터를 발생시키고 상기 제 3 출력 데이터를 제 3 출력 노드에 제공하는 제 3 출력 드라이버;
    상기 제 3 출력 노드에 결합되어 있고, 상기 제 1 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 3 온 다이 터미네이션 회로;
    제 4 데이터에 응답하여 제 4 출력 데이터를 발생시키고 상기 제 4 출력 데이터를 제 4 출력 노드에 제공하는 제 4 출력 드라이버; 및
    상기 제 4 출력 노드에 결합되어 있고, 상기 제 1 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 4 온 다이 터미네이션 회로를 구비하는 것을 특징으로 하는 메모리 테스트 시스템.
  11. 제 10 항에 있어서,
    상기 제 1 내지 제 4 데이터는 상기 반도체 메모리 장치에 포함된 메모리 코어에서 출력된 데이터들인 것을 특징으로 하는 메모리 테스트 시스템.
  12. 제 10 항에 있어서,
    상기 온 다이 터미네이션 테스트 모드에서, 상기 제 1 내지 제 4 출력 노드를 고 임피던스(high Z) 상태로 유지하기 위하여 상기 제 1 내지 제 4 출력 드라이 버를 턴오프시키는 것을 특징으로 하는 메모리 테스트 시스템.
  13. 제 9 항에 있어서, 상기 제 2 출력 구동부는
    상기 온 다이 터미네이션 인에이블 신호와 상기 제 2 리드 데이터 마스크 신호에 응답하여 제 2 온 다이 터미네이션 제어신호를 발생시키는 제 2 온 다이 터미네이션 제어신호 발생회로;
    제 5 데이터에 응답하여 제 5 출력 데이터를 발생시키고 상기 제 5 출력 데이터를 제 5 출력 노드에 제공하는 제 5 출력 드라이버;
    상기 제 5 출력 노드에 결합되어 있고, 상기 제 2 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 5 온 다이 터미네이션 회로;
    제 6 데이터에 응답하여 제 6 출력 데이터를 발생시키고 상기 제 6 출력 데이터를 제 6 출력 노드에 제공하는 제 6 출력 드라이버;
    상기 제 6 출력 노드에 결합되어 있고, 상기 제 2 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 6 온 다이 터미네이션 회로;
    제 7 데이터에 응답하여 제 7 출력 데이터를 발생시키고 상기 제 7 출력 데이터를 제 7 출력 노드에 제공하는 제 7 출력 드라이버;
    상기 제 7 출력 노드에 결합되어 있고, 상기 제 2 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 7 온 다이 터미네이션 회로;
    제 8 데이터에 응답하여 제 8 출력 데이터를 발생시키고 상기 제 8 출력 데이터를 제 8 출력 노드에 제공하는 제 8 출력 드라이버; 및
    상기 제 8 출력 노드에 결합되어 있고, 상기 제 2 온 다이 터미네이션 제어신호에 응답하여 동작하는 제 8 온 다이 터미네이션 회로를 구비하는 것을 특징으로 하는 메모리 테스트 시스템.
  14. 제 13 항에 있어서,
    상기 제 5 내지 제 8 데이터는 상기 반도체 메모리 장치에 포함된 메모리 코어에서 출력된 데이터들인 것을 특징으로 하는 메모리 테스트 시스템.
  15. 제 13 항에 있어서,
    상기 온 다이 터미네이션 테스트 모드에서, 상기 제 5 내지 제 8 출력 노드를 고 임피던스(high Z) 상태로 유지하기 위하여 상기 제 5 내지 제 8 출력 드라이버를 턴오프시키는 것을 특징으로 하는 메모리 테스트 시스템.
  16. 제 6 항에 있어서, 상기 반도체 메모리 장치는
    X32의 데이터 입출력 구조를 가지는 것을 특징으로 하는 메모리 테스트 시스템.
  17. 제 16 항에 있어서,
    상기 M과 N의 값은 8인 것을 특징으로 하는 메모리 테스트 시스템.
  18. 제 17 항에 있어서, 상기 반도체 메모리 장치는
    온 다이 터미네이션 인에이블 신호와 제 1 리드(read) 데이터 마스크 신호에 응답하여 동작하는 제 1 출력 구동부;
    상기 온 다이 터미네이션 인에이블 신호 및 제 2 리드 데이터 마스크 신호에 응답하여 동작하는 제 2 출력 구동부;
    상기 온 다이 터미네이션 인에이블 신호 및 제 3 리드 데이터 마스크 신호에 응답하여 동작하는 제 3 출력 구동부; 및
    상기 온 다이 터미네이션 인에이블 신호 및 제 4 리드 데이터 마스크 신호에 응답하여 동작하는 제 4 출력 구동부를 구비하는 것을 특징으로 하는 메모리 테스트 시스템.
  19. 삭제
  20. 삭제
  21. 온 다이 터미네이션 테스트 모드에서, 온 다이 터미네이션 테스트가 수행되지 않는 제 1 온 다이 터미네이션 회로들이 결합된 제 1 출력 노드들을 고 임피던스 상태로 유지하는 단계;
    상기 온 다이 터미네이션 테스트 모드에서, 온 다이 터미네이션 테스트가 수행되는 제 2 온 다이 터미네이션 회로들은 테스트 전압들을 발생시키고 상기 테스트 전압들을 상기 제 2 온 다이 터미네이션 회로들이 결합된 제 2 출력 노드들에 제공하는 단계;
    상기 제 1 출력 노드와 상기 제 2 출력 노드들을 통신 채널들에 결합시키는 단계; 및
    상기 테스트 전압들에 대응하는 상기 통신 채널들의 전압의 로직 상태를 테스트하는 단계를 포함하는 반도체 메모리 장치 테스트 방법.
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