KR100853469B1 - 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 반도체 메모리장치의 어느 뱅크에 어드레스를 입력할 것인지를 선택하는 어드레스 입력경로 선택회로에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 해당 뱅크의 뱅크 구별된 리드/라이트 신호에 응답하여 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 인에이블 하며, 다른 뱅크들의 뱅크 구별된 리드/라이트 신호에 응답하여 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 디스에이블 하는 신호입력부; 및 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 래치해 출력하는 래치부를 포함하는 어드레스 입력경로 선택회로를 각 뱅크별로 구비하는 것을 특징으로 한다.
메모리장치, 뱅크, Y-어드레스

Description

반도체 메모리장치{Semiconductor Memory Device}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 반도체 메모리장치의 뱅크 중 어느 뱅크에 어드레스를 입력할 것인가를 결정해주는 어드레스 입력경로 선택회로에 관한 것이다.
도 1은 종래의 반도체 메모리장치의 구성도이다.
도면에 도시된 바와 같이, 종래의 반도체 메모리장치는, 어드레스 버퍼(101), Y-어드레스 제어부(102), 뱅크들(103), 커맨드 디코더(104), 리드/라이트 신호 생성부(105), 어드레스 입력경로 선택회로들(106), Yi 신호발생부(107)를 포함하여 구성된다.
어드레스 버퍼(101)는 뱅크 어드레스(BAN<0:1>)와 어드레스(AN<0:11>)를 입력받아 버퍼링(buffering)하여, 버퍼링된 어드레스(EAT AX<0:11>)와 뱅크 어드레스(BAN<0:11>)가 디코딩된 정보인 뱅크정보(BANK<0:3>)를 출력한다. Y-어드레스 제어부(102)는 어드레스 버퍼부(101)로부터 버퍼링된 어드레스(EAT AX<0:11>)와 내부 라이트 신호(CASP6WT), 내부 리드 신호(CASP6RD) 등에 응답하여 어드레스의 타이밍 등을 제어하고 뱅크(103)에 입력될 Y-어드레스(Y-ADDRESS)를 출력한다.
커맨드 디코더(104)는 칩 외부로부터 입력되는 커맨드 신호인 /CS(칩 셀렉트 신호), /RAS(로우 어드레스 스트로브 신호), /CAS(컬럼 어드레스 스트로브 신호), /WE(라이트 인에이블 신호) 신호를 입력받아 디코딩(decoding)해 내부 라이트 신호(CASP6WT)와 내부 리드 신호(CASP6RD)를 출력한다. 리드/라이트 신호 생성부(105)는 내부 리드 신호(CASP6RD), 내부 라이트 신호(CASP6WT), 뱅크정보(BANK<0:3>)를 입력받아 해당 뱅크의 리드 또는 라이트 동작시 인에이블 되는 뱅크 구별된 리드/라이트 신호(CASP8X<0:3>)를 생성해 출력한다.
뱅크 구별된 리드/라이트 신호(CASP8<0:3>)의 인에이블에 대해 예를 들면, 뱅크 구별된 리드/라이트 신호(CASP8X<0:3>) 중 뱅크0에 해당하는 신호인 CASP8X<0> 신호는, 뱅크0이 선택된 상태에서(BANK<0> 인에이블) CASP6RD 또는 CASP6WT가 인에이블 되면 인에이블 된다.
Yi 신호발생부(107)는 메모리장치의 Yi 트랜지스터를 온/오프하기 위한 Yi 신호의 원천신호가 되는 YAE<0:3>신호를 생성한다. 즉, YAE<0:3> 신호는 Yi 트랜지스터를 제어하기 위한 펄스 신호이다.
어드레스 입력경로 선택회로들(106)은 뱅크(103)의 갯수만큼 구비되는데, 각각 해당 뱅크의 Y-어드레스 입력 인에이블 신호(CAST10<0:3>)를 출력한다. Y-어드레스 입력 인에이블 신호(CAST10<0:3>)가 인에이블 되면 이에 대응되는 뱅크에 Y-어드레스(Y-ADDRESS)와 YAE<0:3> 신호가 입력되게 된다.
예를 들어, 뱅크0의 Y-어드레스 입력 인에이블 신호(CAST10<0:3>)가 인에이블 되면 Y-어드레스(Y-ADDRESS)는 뱅크0으로 입력되며, YAE<0> 신호가 뱅크0으로 입력된다.
참고로 도면의 뱅크(103)는 하나의 블록으로 도시되었지만, 뱅크 0,1,2,3의 4개의 뱅크를 나타낸다.
도 2는 도 1의 어드레스 입력경로 선택회로들(106) 중 하나를 도시한 도면이다.
도 2에는 어드레스 입력경로 선택회로들(106) 중 뱅크0을 담당하고 있는 회로, 즉 Y-어드레스 입력 인에이블 신호(CAST10<0>)를 출력하는 회로를 도시하였다.
동작을 살펴보면, 외부에서 뱅크0에 리드(READ) 명령(커맨드 디코더에 입력되는 커맨드들의 조합으로 입력됨)이 인가되면 내부 리드 명령 신호(CASP6RD)가 인에이블 되며, 뱅크0의 뱅크 구별된 리드/라이트 신호(CASP8X<0>)가 인에이블 된다. 그러면 Y-어드레스 입력 인에이블 신호(CAST10<0>)가 인에이블 되어, 뱅크0(103)에 Y-어드레스(Y-ADDRESS)와 YAE<0> 신호가 입력되게 된다.
그리고 연속적으로 뱅크0의 뱅크 구별된 리드/라이트 신호(CASP8X<0>)가 인에이블 되면, Y-어드레스 입력 인에이블 신호(CAST10<0>)는 계속 '하이'레벨을 유지한다. 그러나 뱅크0의 뱅크 구별된 리드/라이트 신호(CASP8X<0>)는 디스에이블 된 채로 내부 리드 신호(CASP6RD) 또는 내부 라이트 신호(CASP6WT)가 인에이블 되면(즉, 다른 뱅크의 리드 또는 라이트 동작) Y-어드레스 입력 인에이블 신호(CAST10<0>)는 '로우'레벨로 떨어지며 디스에이블 된다.(물론 이때는 다른 뱅크 의 어드레스 입력 인에이블 신호(CAST10<1:3>) 중 하나가 인에이블 된다)
도 3은 도 2에 도시된 회로의 동작을 나타낸 타이밍도이며, 도면은 보면 상술한 바와 같이 Y-어드레스 입력 인에이블 신호(CAST10<0>)가 인에이블 또는 디스에이블 되는 것을 확인할 수 있다.
종래의 어드레스 입력경로 선택회로들(106)은 뱅크 구별된 리드/라이트 신호(CASP8X<0:3>)와 내부 리드 신호(CASP6RD), 내부 라이트 신호(CASPWT)의 조합에 의해 Y-어드레스 입력 인에이블 신호(CAST10<0:3>)를 생성한다. 그러나 뱅크 구별된 리드/라이트 신호(CASP8X<0:3>)와 내부 리드 신호(CASP6RD), 내부 라이트 신호(CASP6WT)는 거쳐온 게이트(gate)의 수가 달라 이들 신호의 타이밍을 맞춰주기 위해 다량의 딜레이단(201, 202, 203)이 필요하게 된다. 어드레스 입력경로 선택회로(106)는 뱅크(103)의 갯수만큼 구비되어야 하는 회로에 해당하므로 이는 메모리장치 전체적으로 많은 면적을 차지하게 된다는 문제점이 있다.
Y-어드레스(Y-ADDRESS)가 선택된 뱅크에 입력되게 하는 신호인 Y-어드레스 입력 인에이블 신호(CAST10<0:3>)는 컬럼(column) 동작에 관련된 신호이기 때문에 뱅크의 액티브(active) 상태에서만 필요한 신호에 해당한다. 하지만 도 2와 같은 회로로 Y-어드레스 입력 인에이블 신호(CAST10<0:3>)를 생성할 경우, 메모리장치가 동작하면 Y-어드레스 입력 인에이블 신호(CAST10<0:3>) 중 하나 이상은 반드시 인에이블 되게 된다. 이는 컬럼 동작에 관계없이 리드/라이트 동작하는 명령어가 입력되었을때 오동작을 유발할 수 있다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 개선하기 위하여 제안된 것으로, 딜레이단이 필요 없어 회로의 면적이 줄어들며, 뱅크 액티브 상태에서만 동작해 오동작을 방지하는 어드레스 입력경로 선택회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 일실시예는, 해당 뱅크의 뱅크 구별된 리드/라이트 신호에 응답하여 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 인에이블 하며, 다른 뱅크들의 뱅크 구별된 리드/라이트 신호에 응답하여 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 디스에이블 하는 신호입력부; 및 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 래치해 출력하는 래치부를 포함하는 어드레스 입력경로 선택회로를 각 뱅크별로 구비하는 것을 특징으로 한다.
상기 어드레스 입력경로 선택회로는, 해당 뱅크의 뱅크 액티브 신호가 인에이블 되어야 동작하는 것을 특징으로 할 수 있다.
즉, 본 발명은 어드레스 입력경로 선택회로가 Y-어드레스 입력 인에이블 신호를 생성하는데 있어서, 뱅크 구별된 리드/라이트 신호를 사용하고, 어드레스 입력경로 선택회로 자체의 인에이블 신호로서 뱅크 액티브 신호를 사용한다. 그리고 종래와 달리 본 발명의 어드레스 입력경로 선택회로는 내부 리드 신호와 내부 라이 트 신호는 사용하지 않는다.
본 발명은, 어드레스 입력경로 선택회로가 Y-어드레스 입력 인에이블 신호를 생성하는데 있어서, 뱅크 구별된 리드/라이트 신호를 사용하고 내부 리드 신호와 내부 라이트 신호는 사용하지 않는다. 따라서 서로 다른 신호의 타이밍을 맞춰주기 위한 다량의 딜레이단이 필요하지 않으며, 이는 반도체 메모리장치의 전체 면적을 줄이게 해준다는 효과가 있다.
또한 어드레스 입력경로 선택회로가 뱅크 액티브 신호가 인에이블 된 상태에서만 동작하기 때문에, 쓸데없이 Y-어드레스 입력 인에이블 신호가 인에이블 되지 않으며 이는 메모리장치의 오동작을 방지하게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.
본 발명에 따른 반도체 메모리장치는, 어드레스 버퍼(401), Y-어드레스 제어부(402), 뱅크들(403), 커맨드 디코더(404), 리드/라이트 신호 생성부(405), 어드레스 입력경로 선택회로들(406), Yi 신호발생부(407), 뱅크 액티브 신호발생 부(408)를 포함하여 구성된다.
이 중 어드레스 버퍼(401), Y-어드레스 제어부(402), 뱅크들(403), 커맨드 디코더(404), 리드/라이트 신호 생성부(405), Yi 신호발생부(407)는 종래의 반도체 메모리장치와 동일한 부분이며, 이에 대해서는 종래기술에서 설명하였으므로 여기서는 그 설명을 생략하기로 한다.
뱅크 액티브 신호발생부(408)는 커맨드 디코더(404)에서 디코딩된 내부 액티브 신호(ROWP6)와 뱅크정보(BANK<0:3>)를 입력받아 뱅크 액티브 신호(BA<0:3>)를 출력한다. 뱅크 액티브 신호(BA<0:3>)는 잘 알려진 바와 같이, 해당 뱅크(403)를 액티브 시키는 신호에 해당한다.
본 발명의 어드레스 입력경로 선택회로들(406)은 종래와 달리 내부 라이트 신호(CASP6WT)와 내부 리드 신호(CASP6RD)는 사용하지 않으며, 뱅크 구별된 리드/라이트 신호(CASP8X<0:3>)에 응답하여 Y-어드레스 입력 인에이블 신호(CAST10<0:3>)를 생성한다. 그리고 회로의 인에이블 신호로서 뱅크 액티브 신호(BA<0:3>)를 입력받아 동작한다. 이에 대한 자세한 설명은 도 5와 함께 후술하기로 한다.
도 5는 도 4의 어드레스 입력경로 선택회로들(406) 중 하나를 도시한 도면이다.
도 5에는 어드레스 입력경로 선택회로들(406) 중 뱅크0을 담당하고 있는 회로, 즉 Y-어드레스 입력 인에이블 신호(CAST10<0>)를 출력하는 회로를 도시하였다.
반도체 메모리장치의 뱅크별로 구비되는 어드레스 입력경로 선택회로는, 해 당 뱅크의 뱅크 구별된 리드/라이트 신호(CASP8X<0>)에 응답하여 해당 뱅크의 Y-어드레스 입력 인에이블 신호(CAST10<0>)를 인에이블 하며, 다른 뱅크들의 뱅크 구별된 리드/라이트 신호(CASP8X<1:3>)에 응답하여 해당 뱅크의 Y-어드레스 입력 인에이블 신호(CAST10<0>)를 디스에이블 하는 신호입력부(510); 및 해당 뱅크의 Y-어드레스 입력 인에이블 신호(CAST10<0>)를 래치해 출력하는 래치부(520)를 포함하여 구성된다.
신호 입력부(510)는 도면과 같이, 뱅크 액티브 신호(BA<0>)를 입력받는 트랜지스터들(T4, T5)을 포함하여 어드레스 입력경로 선택회로가 뱅크 액티브 상태에서만 동작하도록 한다. 즉, 뱅크 액티브 상태에서만 Y-어드레스 입력 인에이블 신호(CAST10<0>)를 인에이블 할 수 있도록 한다.
신호입력부(510)로 입력되는 뱅크 구별된 리드/라이트 신호(CASP8X<0:3>)는 그 신호의 형태가 펄스(pulse) 신호이다. 따라서 래치부(520)가 구비되며 래치부(520)에 의해 Y-어드레스 입력 인에이블 신호(CAST10<0>)는 신호입력부(510)로 입력되는 신호들(CASP8X<0:3>)의 논리 레벨이 바뀌기 전까지 유지될 수 있다.
뱅크 액티브 신호(BA<0>)가 인에이블 되어 어드레스 입력경로 선택회로가 인에이블 된 상태에서의 동작을 보면, 해당 뱅크의 뱅크 구별된 리드/라이트 신호(CASP8X<0>) 인에이블 시에는 트랜지스터 T3가 턴온되어 해당 뱅크의 Y-어드레스 입력 인에이블 신호(CAST10<0>)가 '하이'로 인에이블 된다. 또한, 다른 뱅크들의 뱅크 구별된 리드/라이트 신호(CASP8X<1:3>)가 하나라도 인에이블 되면 노아게이트(501)의 출력이 '로우'가 되어 트랜지스터 T1이 턴온되어 해당 뱅크의 Y-어드레 스 입력 인에이블 신호(CAST10<0>)를 디스에이블 된다.
즉, 뱅크 액티브 신호(BA<0>)가 인에이블 된 상태에서는 Y-어드레스 입력 인에이블 신호(CAST10<0>)는 해당 뱅크의 뱅크 구별된 리드/라이트 신호(CASP8X<0>)의 인에이블에 의해 인에이블 되며, 다른 뱅크의 뱅크 구별된 리드/라이트 신호(CASP8X<1:3>)의 인에이블에 의해 디스에이블 된다.
해당 뱅크의 뱅크 액티브 신호(BA<0>)가 디스에이블 되면, 트랜지스터 T5는 턴온되고 트랜지스터 T4는 오프된다. 따라서 해당 뱅크의 뱅크 구별된 리드/라이트 신호(CASP8X<0>)의 논리 레벨에 상관없이 해당 뱅크의 Y-어드레스 입력 인에이블 신호(CAST10<0>)를 디스에이블 하게 된다.
즉, 뱅크 액티브 신호(BA<0>)가 디스에이블 되면, Y-어드레스 입력 인에이블 신호(CAST10<0>)는 무조건 디스에이블 된다.
따라서, 본 발명은 뱅크가 액티브 되지도 않았는데 Y-어드레스 입력 인에이블 신호(CAST10<0>)가 인에이블 되어 생기는 오동작을 방지할 수 있다는 장점이 있다.
또한, 동일한 종류의 신호에 의해 Y-어드레스 입력 인에이블 신호를 인에이블/디스에이블 하기 때문에 종래와 같이 다량의 딜레이단(도 2의 201, 202, 203)이 필요하지 않으며, 이는 회로의 전체 면적을 줄여준다는 장점이 있다.
참고로 도면의 파워업 신호(PWRUP)는 래치부(520)의 초기값을 잡아주기 위해 사용되었다.
도 6은 도 5에 도시된 회로의 동작을 나타낸 타이밍도이며, 도면은 보면 상 술한 바와 같이 Y-어드레스 입력 인에이블 신호(CAST10<0>)가 인에이블 또는 디스에이블 되는 것을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치의 구성도.
도 2는 도 1의 어드레스 입력경로 선택회로들(106) 중 하나를 도시한 도면.
도 3은 도 2에 도시된 회로의 동작을 나타낸 타이밍도.
도 4는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.
도 5는 도 4의 어드레스 입력경로 선택회로들(406) 중 하나를 도시한 도면.
도 6은 도 5에 도시된 회로의 동작을 나타낸 타이밍도.
*도면의 주요 부분에 대한 부호의 설명
406: 어드레스 입력 경로 선택회로들 510: 신호입력부
520: 래치부

Claims (7)

  1. 해당 뱅크의 뱅크 구별된 리드/라이트 신호에 응답하여 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 인에이블 하며, 다른 뱅크들의 뱅크 구별된 리드/라이트 신호에 응답하여 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 디스에이블 하는 신호입력부; 및
    상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 래치해 출력하는 래치부
    를 포함하는 어드레스 입력경로 선택회로를 각 뱅크별로 구비하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 어드레스 입력경로 선택회로는,
    해당 뱅크의 뱅크 액티브 신호가 인에이블 되어야 동작하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 Y-어드레스 입력 인에이블 신호는,
    각 뱅크별로 배정되어 인에이블시 해당 뱅크로 Y-어드레스가 입력되도록 제 어하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 Y-어드레스 입력 인에이블 신호는,
    인에이블시 해당 뱅크로 Yi트랜지스터를 제어하기 위한 펄스 신호가 입력되도록 제어하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 2항에 있어서,
    상기 신호입력부는,
    상기 해당 뱅크의 뱅크 구별된 리드/라이트 신호 인에이블 시에는 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 인에이블 하고 상기 다른 뱅크들의 뱅크 구별된 리드/라이트 신호가 하나라도 인에이블 되면 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 디스에이블 하며,
    해당 뱅크의 뱅크 액티브 신호가 디스에이블 되면 상기 해당 뱅크의 뱅크 구별된 리드/라이트 신호의 논리 레벨에 상관없이 상기 해당 뱅크의 Y-어드레스 입력 인에이블 신호를 디스에이블 하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 3항에 있어서,
    상기 반도체 메모리장치는,
    외부 커맨드를 입력받아 디코딩해 내부 리드 신호와 내부 라이트 신호를 생성하는 커맨드 디코더부; 및
    상기 내부 리드 신호와 상기 내부 라이트 신호 및 뱅크 어드레스에 응답하여 해당 뱅크의 리드/라이트 동작시 인에이블 되는 상기 뱅크 구별된 리드/라이트 신호를 생성하는 리드/라이트 신호 생성부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 1항 내지 6항 중 어느 한 항에 있어서,
    상기 뱅크 구별된 리드/라이트 신호는,
    펄스신호인 것을 특징으로 하는 반도체 메모리장치.
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