KR100558031B1 - 어드레스 신호의 처리를 테스팅할 수 있는 반도체 메모리장치 - Google Patents

어드레스 신호의 처리를 테스팅할 수 있는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 외부에서 입력되는 어드레스를 내부어드레스로 생성하는 과정을 모니터링하고, 이 과정에서 발생되는 에러를 제거할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 어드레스 스트로브 신호에 동기되어 외부에서 입력되는 어드레스를 입력받아 내부어드레스로 생성하는 어드레스 신호 제어부; 기준클럭에 동기된 상기 어드레스 스트로브 신호를 생성하여 출력하되, 펄스폭을 조절하거나, 출력타이밍을 조절하여 출력하기 위한 어드레스 스트로브 신호 제어부; 상기 내부어드레스를 디코딩하여 출력하기 위한 어드레스 디코더; 및 메모리 코어영역에서 전달되는 데이터를 외부로 출력하거나, 상기 어드레스 신호 제어부에서 출력되는 내부어드레스를 출력하기 위한 데이터 출력버퍼부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 어드레스, 테스트, 기준펄스.

Description

어드레스 신호의 처리를 테스팅할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH ABILITY OF TEST ABOUT ADDRESS SIGNAL}
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도.
도2는 도1에 도시된 메모리 장치의 동작을 나타내는 블럭구성도.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도4는 도3에 도시된 어드레스 스트로브 신호 제어부를 나타내는 블럭구성도.
도5는 도3에 도시된 데이터출력버퍼부를 나타내는 회로도.
도6 및 도7은 도3에 도시된 메모리 장치의 동작을 나타내는 블럭구성도.
* 도면의 주요부분에 대한 부호의 설명 *
I1 ~ I29 : 인버터
NOR1 ~ NOR5 : 노어게이트
ND1 ~ ND9 : 낸드게이트
T1 ~ T5 : 전송게이트
R1 ~ R2 : 저항
MP1 : 피모스트랜지스터, MN1 : 앤모스트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 어드레스신호의 전달경로를 모니터할 수 있는 테스트회로를 구비한 메모리 장치에 관한 것이다.
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 메모리 장치는 클럭신호(CK)를 입력받아 기준클럭(clkp4p)을 생성하여 출력하는 기준클럭발생부(10)와, 기준클럭발생부(10)에서 출력되는 기준클럭(clkp4p)을 입력받아 어드레스 스트로브 신호(ASTp8)를 출력하는 어드레스 스트로브 신호발생부(20)와, 외부에서 입력되는 어드레스(A<0>,A<1>)를 어드레스 스트로브 신호(ASTp8)에 동기시켜 입력받아 래치하한 다음 내부어드레스(A_ev<1>,A_od<1>)로 출력하는 어드레스 신호 제어부(30)와, 어드레스 신호 제어부(30)에서 출력하는 내부어드레스(A_ev<1>,A_od<1>)를 입력받아 디코딩하는 어드레스 디코더(40)를 구비한다.
도2는 도1에 도시된 메모리 장치의 동작을 나타내는 블럭구성도이다. 이하에서 도1 및 도2를 참조하여 종래기술에 의한 문제점을 살펴본다.
최근의 메모리 장치는 외부에서 입력되는 클럭신호에 동기되어 동작하도록 되어 있다. 외부에서 입력되는 클럭신호에 동기되어 동작하는 메모리 장치를 동기 식 메모리 장치라 한다.
기준클럭발생부(10)는 외부에서 입력되는 클럭신호(CK)를 입력받아 메모리 장치의 내부에서 사용하게 되는 기준클럭(clkp4)을 생성하여 출력한다. 어드레스 스트로브 신호 발생부(20)는 기준클럭(clkp4)를 입력받아 이를 버퍼링하여 어드레스 스트로브신호(AST)를 출력한다.
어드레스 신호제어부(30)는 외부에 입력되는 어드레스(A<0>,A<1>)를 어드레스 스트로브신호(AST)에 동기시켜 입력받아 내부어드레스(A_ev<1>,A_od<1>)를 생성하여 출력한다. 최근의 메모리 장치는 클럭신호의 한 주기에 두개의 데이터가 출력되도록 동작하게 되는데, 클럭신호의 라이징에지와 폴링에지에 동기되어 데이터가 출력하게된다.이런 메모리 장치를 디디알 동기식 메모리 장치라고 한다.
내부어드레스(A_ev<1>, A_od<1>)는 디디알 동기식 메모리 장치에서 클럭신호의 라이징에지에 출력될 제1 데이터와 폴리에지에 출력될 제2 데이터를 억세스하기 위해 메모리 장치의 내부적으로 사용되는 어드레스이다.
어드레스 디코더(40)는 제1 및 제2 데이터가 저장된 단위셀에 대응하는 워드라인(미도시)을 활성화시키기 위해 내부어드레스(A_ev<1>, A_od<1>)를 입력받아 디코딩하여 출력한다.
메모리 장치가 점점 더 고속으로 동작하면서, 클럭신호(CK)의 주기도 점점 짧아짐에 따라 외부에서 입력되는 어드레스(A<0>,A<1>)가 정확한 타이밍에 어드레스 신호 제어부(30)에 입력되어 래치되는 동작에 많은 에러가 발생되고 있다. 즉,
어드레스(A<0>,A<1>)를 정해진 타이밍이 입력받지 못하게 되면, 해당되는 명 령어에 대한 동작은 에러가 생긴다.
그러나, 실제로는 하나의 명령에 대한 데이터 억세스 동작에서 어드레스(A<0>,A<1>)를 정해진 타이밍에 입력받지 못한 것인지, 또는 단위셀에 저장된 데이터신호를 감지 증폭하는 비트라인 센스앰프의 에러인지 정확한 사실을 알기는 매우 힘들다.
한편, 어드레스 신호 제어부(30)에서 어드레스(A<0>,A<1>)를 입력받는 동작에서 에러가 발생하였다고 판단되는 경우에는 어드레스 신호 제어부(30)가 충분한 시간동안 외부에서 입력되는 어드레스(A<0>,A<1>)를 받아들이기 위해 어드레스 스트로브 신호 발생부(20)에서 출력하는 어드레스 스트로브신호(AST)의 펄스 폭을 확대시켜 설계한다.
그러나, 이 경우에 어드레스 스트로브신호(AST)의 펄스폭이 너무 확대되면, 어드레스(A<0>,A<1>)의 입력구간보다 더 확장되어 오히려 에러를 더 유발시킬 수 있다.
도2에 도시된 바와 같이 어드레스 스트로브신호(AST)의 펄스폭을 확장한 경우 어드레스 신호 제어부(30)에서 출력되는 내부어드레스(A_ev<1>, A_od<1>)에 에러가 발생될 수 있는 것이다. 도2의 A부분이 어드레스 스트로브신호(AST)의 펄스폭이 클럭신호의 다음주기까지 확장된 것을 나타내고, 이로 인하여 오동작이 계속 발생되는 것을 알 수 있다.
본 발명은 외부에서 입력되는 어드레스를 내부어드레스로 생성하는 과정을 모니터링하고, 이 과정에서 발생되는 에러를 제거할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.
상기의 과제를 해결하기 위해 본 발명은 어드레스 스트로브 신호에 동기되어 외부에서 입력되는 어드레스를 입력받아 내부어드레스로 생성하는 어드레스 신호 제어부; 기준클럭에 동기된 상기 어드레스 스트로브 신호를 생성하여 출력하되, 펄스폭을 조절하거나, 출력타이밍을 조절하여 출력하기 위한 어드레스 스트로브 신호 제어부; 상기 내부어드레스를 디코딩하여 출력하기 위한 어드레스 디코더; 및 메모리 코어영역에서 전달되는 데이터를 외부로 출력하거나, 상기 어드레스 신호 제어부에서 출력되는 내부어드레스를 출력하기 위한 데이터 출력버퍼부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 외부에서 입력되 는 어드레스(A<0>,A<1>)를 어드레스 스트로브 신호(AST)에 동기시켜 입력받아 내부어드레스(A_ev<1>,A_od<1>)로 생성하는 어드레스 신호 제어부(300)와, 기준클럭(clkp4)에 동기된 어드레스 스트로브 신호(AST)를 생성하여 출력하되, 펄스폭을 조절하거나, 출력타이밍을 조절하여 어드레스 신호 제어부(300)로 출력하기 위한 어드레스 스트로브 신호 제어부(200)와, 내부어드레스(A_ev<1>,A_od<1>)를 디코딩하여 출력하기 위한 어드레스 디코더(400)와, 메모리 코어영역에서 전달되는 데이터신호(up,dn)입력받아 외부로 출력하거나, 어드레스 신호 제어부(300)에서 출력되는 내부어드레스(A_e<1>,A_od<1>)를 출력하기 위한 데이터 출력버퍼부(600)를 구비한다.
또한, 본 실시예에 따른 메모리 장치는 어드레스 스트로브 신호(AST)의 펄스폭을 조절하기 위한 펄스폭 증가신호(tm_w) 및 펄스폭 감소신호(tm_n)와, 출력타이밍을 조절하기 위한 출력타이밍 증가신호(tm_d) 및 출력타이밍 감소신호(tm_f)를 생성하여 출력하는 테스트 제어부(500)를 구비한다.
또한, 본 실시예에 따른 메모리 장치는 외부에서 입력되는 클럭신호(CK)를 입력받아 기준클럭(clkp4)을 생성하여 출력하기 위한 기준펄스 발생부(100)를 더 구비한다.
도4는 도3에 도시된 어드레스 스트로브 신호 제어부를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 어드레스 스트로브 신호 제어부(200)는 테스트 제어부(500)에서 출력되는 출력타이밍 증가신호(tm_d)와 출력타이밍 감소신호(tm_f)에 응답하여 기준클럭(clkp4)의 지연시간을 조절하여 출력하는 타이밍 조절부(210)와, 테스트 제어부(500)에서 출력되는 펄스폭 증가신호(tm_w)와 펄스폭 감소신호(tm_n)에 응답하여 타이밍 조절부(210)에서 출력되는 신호(clkp5)의 펄스폭을 조절하여 출력하기 위한 펄스폭 조절부(220)를 구비한다.
타이밍 조절부(210)는 출력타이밍 증가신호(tm_d)와 출력타이밍 감소신호(tm_f)를 디코딩하여 제1 내지 제4 디코딩신호를 출력하는 디코더(216)와,제1 디코딩신호(d1)에 인에이블되어 기준클럭(clkp4)을 소정의 제1 지연시간만큼 지연시켜 출력하는 제1 지연부(211)와, 제2 디코딩신호(d2)에 인에이블되어 상기 기준클럭(clkp4)을 제1 지연시간보다 긴 제2 지연시간만큼 지연시켜 출력하는 제2 지연부(212)와, 제3 디코딩신호(d3)에 인에이블되어 기준클럭(clkp4)을 제2 지연시간보다 긴 제3 지연시간만큼 지연시켜 출력하는 제3 지연부(213)와, 제4 디코딩신호(d4)에 인에이블되어 기준클럭(clkp4)을 제3 지연시간보다 긴 제4 지연시간만큼 지연시켜 출력하는 제4 지연부(214)와, 제1 내지 제4 지연부(211 ~ 214)의 출력신호를 조합하여 펄스폭조절부(220)로 출력하는 신호조합부(215)를 구비한다.
제1 지연부(211)는 제1 디코딩신호(d1)와 기준클럭(clkp4)을 입력받는 낸드게이트(ND1)를 구비한다.
제2 지연부(212)는 제2 디코딩신호(d2)와 기준클럭(clkp4)을 입력받는 낸드게이트(ND0)와, 낸드게이트(ND0)의 출력을 입력받아 출력하는 직렬연결된 제1 및 제2 인버터(I1,I2)를 구비한다.
제3 지연부(213)는 제3 디코딩신호(d3)와 기준클럭(clkp4)을 입력받는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력을 입력받아 출력하는 직렬연결된 인버터(I3~I6)를 구비한다.
제4 지연부(214)는 제4 디코딩신호(d4)와 기준클럭(clkp4)을 입력받는 낸드게이트(N3)와, 낸드게이트(ND4)의 출력을 입력받아 출력하는 직렬연결된 인버터(I7~I12)를 구비한다.
신호조합부(215)는 낸드게이트(ND1)의 출력과 인버터(I2)의 출력을 입력받는 낸드게이트(ND4)와, 인버터(I6)의 출력과 인버터(I12)의 출력을 입력받는 낸드게이트(ND5)와, 낸드게이트(ND4)와 낸드게이트(ND5)의 출력을 입력받는 노어게이트(NOR1)와, 노어게이트(NOR1)의 출력을 반전하여 펄스폭조절부(220)로 출력하는 인버터(I13)를 구비한다.
펄스폭조절부(220)는 펄스폭 증가신호(tm_w)에 인에이블되어, 신호조합부(215)에서 출력되는 신호(clkp5)의 펄스폭을 소정의 제1 구간만큼 늘려서 어드레스 스트로브 신호(AST)로 출력하기 위한 펄스폭증가부(221)와, 펄스폭 감소신호(tm_n)에 인에이블되어, 신호조합부(215)에서 출력되는 신호(clkp5)의 펄스폭을 소정의 제2 구간만큼 줄여서 어드레스 스트로브 신호(AST)로 출력하기 위한 펄스폭감소부(222)와, 신호조합부(215)의 출력신호(clkp5)를 전달하여 어드레스 스트로브 신호(AST)로 출력하기 위한 제1 전송게이트(T1)와, 신호조합부(215)의 출력신호(clkp5)를 펄스폭감소부(222)와 펄스폭증가부(22)로 전달하기 위한 전송게이트(T2)와, 펄스폭 증가신호(tm_w) 및 펄스폭 감소신호(tm_n)가 비활성화인 경우에 전송게이트(T1)를 턴온시키고, 펄스폭 증가신호(tm_w) 또는 펄스폭 감소신호(tm_n)가 활성화 상태인 경우 전송게이트(T2)를 턴온시키는 노어 게이트(NOR6)를 구비한다.
펄스폭증가부(220)는 전송게이트(T2)의 출력을 입력받아 출력하는 직렬연결된 인버터(I28,I29)와, 전송게이트(T2)의 출력과 인버터(I29)의 출력을 입력받는 노어게이트(NOR2)와, 노어게이트(NOR2)의 출력을 반전하여 출력하는 인버터(I27)와, 펄스폭 증가신호(tm_w)에 턴온되어 인버터(I27)의 출력을 어드레스 스트로브 신호(AST)로 출력하는 전송게이트(T3)를 구비한다.
펄스폭감소부(222)는 전송게이트(T2)의 출력을 입력받아 출력하는 직렬연결된 인버터(I15~I18)와, 전송게이트(T2)의 출력과 인버터(I18)의 출력을 입력받는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력을 반전하여 출력하기 위한 인버터(I19)와, 펄스폭 감소신호(tm_n)에 턴온되어 인버터(I19)의 출력을 어드레스 스트로브 신호(AST)로 출력하는 전송게이트(T4)를 구비한다.
도5는 도3에 도시된 데이터출력버퍼부(600)를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 데이터 출력버퍼부(600)는 데이터 출력패드(DQ pad)와, 메모리 코어영역에서 출력되는 데이터신호(up,dn)를 데이터 출력패드(DQ pad)를 통하여 출력시키기 위한 데이터 출력 드라이버(610)와, 테스트모드 신호(Tm_entry)에 턴온되어 내부어드레스(A_ev<1>, A_od<1>)를 데이터 출력패드(DQ pad)를 통해 외부로 전달하기 위한 전송게이트(T5)를 구비한다.
도6과 도7은 도3에 도시된 메모리 장치의 동작을 나타내는 블럭구성도이다. 이하에서 도3 내지 도7을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
먼저 기준펄스 발생부(100)는 클럭신호(CK)를 입력받아 기준클럭(clkp4)를 생성하여 출력한다. 기준클럭(clkp4)는 메모리 장치의 내부동작에 기준이 되는 펄스신호이다.
이어서 어드레스 스트로브신호(200)는 기준클럭(clkp4)를 이용하여 어드레스 스트로브 신호(AST)를 생성하여 출력한다. 이어서 어드레스 신호 제어부(300)는 외부에서 입력되는 어드레스를 어드레스 스트로브 신호(AST)에 동기시켜 입력받아 내부어드레스(A_ev<1>,A_od<1>)를 생성하여 어드레스 디코더(400)로 출력한다. 어드레스 디코더(400)는 내부어드레스(A_ev<1>,A_od<1>)를 디코딩하여 출력하게 된다.
한편, 외부에서 입력되는 어드레스가 제대로 메모리 장치의 내부로 전달되는 지를 테스트하는 테스트 모드에서, 테스트 제어부(500)는 펄스폭 증가신호(tm_w)와 펄스폭 감소신호(tm_n)와, 출력타이밍 증가신호(tm_d)와 출력타이밍 감소신호(tm_f)를 생성하여 출력한다.
어드레스 스트로브 신호 제어부(200)의 타이밍조절부(210)에서는 기준클럭(clkp4)을 전달받아 출력타이밍 증가신호(tm_d)와 출력타이밍 감소신호(tm_f)에 대응하여 펄스폭조절부(220)로 출력되는 신호(clkp5)의 출력타이밍을 조절한다. 이를 자세히 살펴보면, 타이밍조절부(210)의 디코더(216)는 출력타이밍 증가신호(tm_d)와 출력타이밍 감소신호(tm_f)를 디코딩하여, 제1 내지 제4 디코딩신호(d1 ~ d4)중 하나를 하이레벨로 활성화시켜 출력한다.
이어서 제1 내지 제4 디코딩신호(d1 ~ d4)중 활성화되어 출력되는 디코딩신호에 의해서 제1 내지 제4 지연부(211 ~ 214)중 하나가 선택되어 동작하고, 기준클럭(clkp4)이 선택된 지연부에 의해 정해진 지연시간만큼 지연되어 신호조합부(215)를 통과하여 펄스폭조절부(220)로 출력된다.
예를 들어 제2 디코딩신호(d2)가 하이레벨로 활성화된 상태라면, 제2 지연부(212)의 낸드게이트(ND0)가 인버터로 동작하게 되고, 기준클럭(clkp4)는 낸드게이트(ND0)와 인버터(I1,I2)에 의해 지연되오 신호조합부(215)로 전달되는 것이다.
이어서 펄스폭조절부(220)는 펄스폭 증가신호(tm_w)와 펄스폭 감소신호(tm_n) 모두가 로우레벨로 비활성화 상태로 입력되면, 전송게이트(T1)를 턴온시켜 타이밍조절부(210)에서 출력되는 신호(clkp4)를 그대로 어드레스 스트로브 신호(AST)로 출력하게 된다. 이 때 전송게이트(T2)는 턴오프상태이다.
펄스폭 증가신호(tm_w) 또는 펄스폭 감소신호(tm_n)가 하이레벨로 활성화되어 있는 상태에서는 전송게이트(T1)는 턴오프상태이고, 전송게이트(T2)는 턴온상태가 된다.
만약 펄스폭 증가신호(tm_w)가 하이레벨로 활성화된 상태이면 전송게이트(T4)는 턴오프상태이고, 전송게이트(T3)이 턴온 상태가 된다. 이 경우에는 펄스폭 증가부(221)가 동작하게 된다. 전송게이트(T2)에 의해 전달된 신호는 인버터(I28,I29,I27)와 노어게이트(NOR2)에 의해 펄스폭이 증가된 상태로 전송게이트(T3)를 통과하여 어드레스 스트로브 신호(AST)로 출력된다.
만약 펄스폭 감소신호(tm_n)가 하이레벨로 활성화된 상태이면 전송게이트(T3)이 턴오프되고, 전송게이트(T4)가 턴온상태가 된다. 이 경우에는 펄스폭 감소부(222)가 동작하게 된다. 전송게이트(T2)에 의해 전달된 신호는 인버터(I15 ~ I18, I19)와 낸드게이트(ND6)에 의해 펄스폭이 감소된 상태로 전송게이트(T4)를 통과하여 어드레스 스트로브 신호(AST)로 출력된다.
도6에 도시된 바를 참조하여 살펴보면, 출력타이밍 감소신호(tm_f)와 출력타이밍 증가신호(tm_d)에 응답하여 어드레스 스트로브 신호(AST)의 출력타이밍이 조절되는 것을 알 수 있다.
또한 도7에 도시된 바를 참조하여 살펴보면, 펄스폭 증가신호(tm_w)와 펄스폭 감소신호(tm_n)에 의해 어드레스 스트로브 신호의 펄스폭이 조절되는 것을 알 수 있다.
한편, 데이터출력버퍼(600)는 메모리 코어영역으로 부터 전달되는 데이터를 데이터 출력패드(DQ pad)를 통해 출력하는 블럭이다.
본 발명의 메모리 장치에 구비되는 데이터 출력버퍼부(600)는 노멀 동작에서는 데이터를 출력하는 동작을 수행하고, 테스트 모드에서는 어드레스 신호 제어부(300)에서 생성되어 출력되는 내부어드레스(A_ev<1>, A_od<1>)를 데이터 출력패드(DQ pad)를 통해 외부로 출력될 수 있도록 구성하였다.
데이터 출력버퍼부(600)에 입력되는 테스트 모드 신호(Tm_entry)가 비활성화인 경우에는 데이터 출력드라이버(610)가 인에이블상태로 되고, 전송게이트(T5)는 턴오프상태가 된다. 데이터 출력드라이버(610)는 데이터신호(up,dn)에 의해 출력단 을 풀업으로 구동하거나 풀다운으로 구동시킨다.
참고적으로 도5에 도시된 데이터 출력드라이버(610)는 풀업신호(up1,up2,up3)중 제1 풀업신호(up1)를 입력받아 출력단을 풀업시키는 부분만 도시한 것으로 나머지는 생략된 것이다. 출력단을 풀다운시키는 부분도 제1 풀다운신호(dn1z)를 입력받는 부분만 나타낸 것이다. 또한, 풀업 또는 풀다운의 동작을 제어하기 위한 제어신호(onetd_half, onetd, onetdz_half, onetdz)는 데이터 신호(up)에 의해 출력단을 풀업 또는 풀다운시킬 때, 드라이빙 능력을 선택하기 위한 제어신호이다.
데이터 출력버퍼부(600)에 입력되는 테스트 모드 신호(Tm_entry)가 하이레벨로 활성화된 상태로 입력되면, 데이터 출력드라이버(610)는 비활성화 상태가 되고, 전송게이터(T5)는 턴온상태가 된다.
따라서 테스트 모드시에 어드레스 신호 제어부(300)에서 생성되어 출력되는 내부어드레스(A_ev<1>, A_od<1>)는 전송게이트(T5)를 통과하여 데이터 출력패드(DQ pad)로 전달되어 외부로 출력될 수 있는 것이다.
이상에서 살펴본 바와 같이, 본 발명의 메모리 장치는 출력타이밍 감소신호(tm_f) 및 출력타이밍 증가신호(tm_d)와 펄스폭 증가신호(tm_w) 및 펄스폭 감소신호(tm_n)에 대응하여 어드레스 스트로브 신호 제어부(200)에서 어드레스 스트로브 신호(AST)의 출력타이밍 및 펄스폭을 조절하여 출력하고, 이를 데이터 출력버퍼를 통해 메모리 장치의 외부로 출력하게 된다. 테스트시에 내부에서 생성된 어드레스가 외부로 출력됨으로서 패키지를 한 상태에서도 테스트를 진행할 수 있게 된 것이다.
이렇게 함으로서 어드레스 신호 제어부(300)에서 외부의 어드레스를 정확하게 래치하여 내부어드레스를 생성하는 지에 관해서 패키지한 상태에서도 외부에서 모니터링을 할 수 있게 되어, 다양한 테스트 방법이 가능해졌다. 웨이퍼상에서만 테스트할 수 밖에 없다면, 테스트장비등의 문제로 테스트 방법, 조건에 여러 제약이 생긴다.
또한, 어드레스 신호 제어부(300)에서 외부의 어드레스를 래치할 수 있는 최대한의 허용시간을 테스트모드에서 찾을 수 있게 되었다.이로 인해 주어진 스펙내에서도 최대한의 허용시간동안 외부 어드레스를 입력받을 수 있기 때문에 메모리 동작의 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 외부에서 입력되는 어드레스가 내부적으로 정확하게 생성되어 동작되는 지를 메모리 장치가 패키지된 상태에서도 모니터링할 수 있게 되었다. 따라서 패키지 한 상태에서도 내부적인 어드레스의 동작상태를 모니터링할 수 있음으로 해서 테스트를 보다 다양하게 진행할 수 있어 메모리 장치의 개발시간이 단축 될 수 있다.
또한, 본 발명에 의해 외부에서 입력되는 어드레스를 신뢰성있게 입력받기 위한 최대한의 타이밍 마진을 찾을 수 있어, 메모리 장치의 동작상의 신뢰성을 주어진 스펙 안에서도 종래보다 향상시킬 수 있다.

Claims (14)

  1. 어드레스 스트로브 신호에 동기되어 외부에서 입력되는 어드레스를 입력받아 내부어드레스로 생성하는 어드레스 신호 제어부;
    기준클럭에 동기된 상기 어드레스 스트로브 신호를 생성하여 출력하되, 펄스폭을 조절하거나, 출력타이밍을 조절하여 출력하기 위한 어드레스 스트로브 신호 제어부;
    상기 내부어드레스를 디코딩하여 출력하기 위한 어드레스 디코더; 및
    메모리 코어영역에서 전달되는 데이터를 외부로 출력하거나, 상기 어드레스 신호 제어부에서 출력되는 내부어드레스를 출력하기 위한 데이터 출력버퍼부를 구비하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 스트로브 신호의 펄스폭을 조절하기 위한 펄스폭 증가신호 및 펄스폭 감소신호와, 상기 어드레스 스트로브 신호의 출력타이밍을 조절하기 위한 출력타이밍 증가신호 및 출력타이밍 감소신호를 생성하여 출력하는 테스트 제어부를 더 구비하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    외부에서 입력되는 클럭신호를 입력받아 상기 기준클럭을 생성하여 출력하기 위한 기준펄스 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 어드레스 스트로브 신호 제어부는
    상기 테스트 제어부에서 출력되는 출력타이밍 증가신호와 출력타이밍 감소신호에 응답하여 상기 기준클럭의 지연시간을 조절하여 출력하는 타이밍 조절부; 및
    상기 테스트 제어부에서 출력되는 펄스폭 증가신호와 펄스폭 감소신호에 응답하여 상기 타이밍 조절부에서 출력되는 신호의 펄스폭을 조절하여 출력하기 위한 펄스폭 조절부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 타이밍 조절부는
    상기 출력타이밍 증가신호와 출력타이밍 감소신호를 디코딩하여 제1 내지 제4 디코딩신호를 출력하는 디코더;
    상기 제1 디코딩신호에 인에이블되어 상기 기준클럭을 소정의 제1 지연시간만큼 지연시켜 출력하는 제1 지연부;
    상기 제2 디코딩신호에 인에이블되어 상기 기준클럭을 상기 제1 지연시간보다 긴 제2 지연시간만큼 지연시켜 출력하는 제2 지연부;
    상기 제3 디코딩신호에 인에이블되어 상기 기준클럭을 상기 제2 지연시간보다 긴 제3 지연시간만큼 지연시켜 출력하는 제3 지연부;
    상기 제4 디코딩신호에 인에이블되어 상기 기준클럭을 상기 제3 지연시간보다 긴 제4 지연시간만큼 지연시켜 출력하는 제4 지연부;
    상기 제1 내지 제4 지연부의 출력신호를 조합하여 상기 펄스폭조절부로 출력하는 신호조합부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 지연부는
    상기 제1 디코딩신호와 상기 기준클럭을 입력받는 제1 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 지연부는
    상기 제2 디코딩신호와 상기 기준클럭을 입력받는 제2 낸드게이트; 및
    상기 제2 낸드게이트의 출력을 입력받아 출력하는 직렬연결된 제1 및 제2 인 버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제3 지연부는
    상기 제3 디코딩신호와 상기 기준클럭을 입력받는 제3 낸드게이트; 및
    상기 제3 낸드게이트의 출력을 입력받아 출력하는 직렬연결된 제3 내지 제6 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제4 지연부는
    상기 제4 디코딩신호와 상기 기준클럭을 입력받는 제4 낸드게이트; 및
    상기 제4 낸드게이트의 출력을 입력받아 출력하는 직렬연결된 제7 내지 제12 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 신호조합부는
    상기 제1 낸드게이트의 출력과 상기 제2 인버터의 출력을 입력받는 제5 낸드 게이트;
    상기 제6 인버터의 출력과 상기 제12 인버터의 출력을 입력받는 제6 낸드게이트;
    상기 제5 낸드게이트와 제6 낸드게이트의 출력을 입력받는 노어게이트; 및
    상기 노어게이트의 출력을 반전하여 상기 펄스폭조절부로 출력하는 제13 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 5 항에 있어서,
    상기 펄스폭조절부는
    상기 펄스폭 증가신호에 인에이블되어, 상기 신호조합부에서 출력되는 신호의 펄스폭을 소정의 제1 구간만큼 늘려서 상기 어드레스 스트로브 신호로 출력하기 위한 펄스폭증가부;
    상기 펄스폭 감소신호에 인에이블되어, 상기 신호조합부에서 출력되는 신호의 펄스폭을 소정의 제2 구간만큼 줄여서 상기 어드레스 스트로브 신호로 출력하기 위한 펄스폭감소부;
    상기 신호조합부의 출력신호를 전달하여 상기 어드레스 스트로브 신호로 출력하기 위한 제1 전송게이트;
    상기 신호조합부의 출력신호를 상기 펄스폭감소부와 상기 펄스폭증가부로 전달하기 위한 제2 전송게이트;
    상기 펄스폭 증가신호 및 펄스폭 감소신호가 비활성화인 경우에 상기 제1 전송게이트를 턴온시키고, 상기 펄스폭 증가신호 또는 상기 펄스폭 감소신호가 활성화 상태인 경우 상기 제2 전송게이트를 턴온시키는 논리조합수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 펄스폭증가부는
    상기 제2 전송게이트의 출력을 입력받아 출력하는 직렬연결된 제1 및 제2 인버터;
    상기 제2 전송게이트의 출력과 상기 제2 인버터의 출력을 입력받는 노어게이트;
    상기 노어게이트의 출력을 반전하여 출력하는 제3 인버터; 및
    상기 펄스폭 증가신호에 턴온되어 상기 제3 인버터의 출력을 상기 어드레스 스트로브 신호로 출력하는 제3 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 펄스폭감소부는
    상기 제2 전송게이트의 출력을 입력받아 출력하는 직렬연결된 제4 내지 제7 인버터;
    상기 제2 전송게이트의 출력과 상기 제6 인버터의 출력을 입력받는 낸드게이트;
    상기 낸드게이트의 출력을 반전하여 출력하기 위한 제8 인버터;
    상기 펄스폭 감소신호에 턴온되어 상기 제8 인버터의 출력을 상기 어드레스 스트로브 신호로 출력하는 제4 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 데이터 출력버퍼부는
    데이터 출력패드;
    상기 메모리 코어영역에서 출력되는 데이터를 상기 데이터 출력패드를 통하여 출력시키기 위한 데이터 출력 드라이버; 및
    테스트모드 신호에 턴온되어 상기 내부어드레스를 상기 데이터 출력패드를 통해 외부로 전달하기 위한 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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