KR20060066431A - 패러럴 테스트 회로 - Google Patents

패러럴 테스트 회로 Download PDF

Info

Publication number
KR20060066431A
KR20060066431A KR1020040105030A KR20040105030A KR20060066431A KR 20060066431 A KR20060066431 A KR 20060066431A KR 1020040105030 A KR1020040105030 A KR 1020040105030A KR 20040105030 A KR20040105030 A KR 20040105030A KR 20060066431 A KR20060066431 A KR 20060066431A
Authority
KR
South Korea
Prior art keywords
output
input
signal
latch
parallel
Prior art date
Application number
KR1020040105030A
Other languages
English (en)
Inventor
박기천
이기원
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040105030A priority Critical patent/KR20060066431A/ko
Publication of KR20060066431A publication Critical patent/KR20060066431A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Abstract

반도체 소자의 제조 공정상 발생가능한 여러 오차에 의해 완성된 제품 중에는 적절하게 동작하지 않는 것들이 존재할 수 있으며, 양산된 제품에 대하여 적당한 테스트를 수행하여 에러가 존재하는 제품을 걸러내게 된다. 상기 테스트를 용이하게 수행할 수 있도록 반도체 소자내에는 패러럴 테스트 회로 블록을 구비한다. 이는 해당 버스의 라인들이 동일한 논리상태가 되도록 설정한 상태에서 각 라인의 전위가 동일한지 여부로 이상여부를 판단하게 되는 것이다.
본 발명의 패러럴 테스트 회로는, 병렬로 신호들이 전송되는 병렬 데이터 입출력 버스; 상기 병렬 데이터 입출력 버스의 출력쪽에 위치하며, 상기 병렬 데이터 입출력 버스에 실린 데이터를 래치하여 외부로 출력하기 위한 래치부; 상기 병렬 데이터 입출력 버스를 구성하는 각 라인들에 실린 데이터를 입력받아 동일여부를 판단하며, 출력 타이밍을 조절하기 위한 지연기를 구비하는 비교기; 상기 래치부의 동작 타이밍을 조절하기 위한 지연기를 구비하는 래치 제어기를 포함하는 패러럴 테스트 회로에 있어서, 상기 비교기에 구비된 지연기 및/또는 상기 래치 제어기에 구비된 지연기는 정상 리드 동작 모드에서는 정지하는 것을 특징으로 한다.
병렬 테스트, parallel test, gio 버스, gio 라인, read path

Description

패러럴 테스트 회로{PARALLEL TEST CIRCUIT}
도 1은 종래기술에 의한 패러럴 테스트 회로를 구비한 반도체 소자 출력 경로의 블록도,
도 2는 도 1의 래치 제어부의 회로도,
도 3은 도 1의 비교기의 회로도,
도 4는 본 발명에 의한 패러럴 테스트 회로를 구비한 반도체 소자 출력 경로의 블록도,
도 5는 도 4의 래치 제어부의 회로도,
도 6은 도 4의 비교기의 회로도.
본 발명은 반도체 소자내 데이터 입출력 버스에 대한 패러럴 테스트 회로에 관한 것이다.
반도체 소자의 제조 공정상 발생가능한 여러 오차에 의해 완성된 제품 중에 는 적절하게 동작하지 않는 것들이 존재할 수 있으며, 양산된 제품에 대하여 적당한 테스트를 수행하여 에러가 존재하는 제품을 걸러내게 된다. 상기 테스트를 용이하게 수행할 수 있도록 반도체 소자내에는 테스트를 지원하기 위한 회로 블록들을 구비하는데, 그 중 한 구조로 데이터(또는 어드레스) 입출력 버스를 구성하는 라인들에 대한 패러럴 테스트 회로 블록이 있다. 이는 해당 버스의 라인들이 동일한 논리상태가 되도록 설정한 상태에서 각 라인의 전위가 동일한지 여부로 이상여부를 판단하게 되는 것이다.
도 1은 반도체 소자내 페리영역과 코어영역간의 데이터 전송을 담당하는 글로벌 입출력 버스(gio)에 패러럴 테스트 회로 블록을 적용한 경우를 도시하고 있다.
로컬 입출력 버스(lio)는 RAM 같은 반도체 소자의 코어영역 내부에 위치하는 데이터 입출력 버스이며, 글로벌 입출력 버스(gio)는 반도체 소자의 코어영역과 페리영역간에 데이터를 전달하기 위한 데이터 입출력 버스이며, RAM에서의 리드(read) 동작같은 상기 로컬 데이터 입출력 버스(lio)에 실린 데이터를 상기 글로벌 데이터 입출력 버스(gio)에 전달하기 위해 아이오 센스앰프(30)를 구비한다.
정상적인 리드 동작의 경우에는 아이오 센스앰프들(30)의 출력 신호들이 대응하는 출력 래치들(40)로 하나씩 바로 전달되는 반면, 패러럴 테스트 동작의 경우에는 여러 라인들(gio<0:3>)의 출력 신호들이 하나의 비교기(20)로 입력되며, 비교기(20)의 비교 결과 신호는 패러럴 테스트 결과 출력용 입출력핀과 연결되는 출력 래치(40)로 입력된다.
상기 동작을 위해, 도시한 구조에서는 패러럴 테스트 모드 여부에 따라 아이오 센스앰프(30)의 출력단 신호의 경로를 결정하기 위한 경로 스위치(50)를 구비하며, 상기 출력 래치들(40)로 공급되는 스트로브 신호(Strobe B)의 타이밍을 조절하기 위한 래치 제어기(10)를 구비한다.
도 2는 종래기술에 의한 래치 제어기(10)의 회로 구조를 도시한다. 도시한 래치 제어기(10)는 패러럴 테스트 모드 신호(Parallel test enable)가 인에이블 상태(하이)이면, 스트로브 신호(strobe A)에 소정의 지연시간을 적용하여 지연 스트로브 신호(strobe B)를 생성한다. 반면, 패러럴 테스트 모드 신호(Parallel test enable)가 디스에이블(로우) 상태이면, 스트로브 신호(strobe A)를 그대로 출력 래치(40)로 전달한다. 상기 소정의 지연시간은 아이오 센스앰프(30)의 출력 신호가 비교기(20)로 입력되어 비교 결과 신호로 변환되어 출력 래치(40)로 입력되는 경우, 비교기(20)에 의한 시간 간격이 생길 수 밖에 없기 때문에, 출력 신호의 타이밍을 맞추기 위해 입력받는 출력 래치(40)의 래치 시점을 늦춰주기 위함이다.
도 3은 종래기술에 의한 비교기(20)의 회로 구조를 도시한다. 비교기(20)는 글로벌 입출력 버스 라인들(gio<0:3>)을 입력 받아, 그 유사 여부를 출력하기 위한 비교 블록(22); 패러럴 테스트 모드 신호(Parallel test enable)가 인에이블 상태일 때, 스트로브 신호(strobe A)에 따라 상기 비교 블록의 출력 신호를 글로벌 입출력 라인으로 드라이빙하기 위한 드라이빙 제어부(24)를 포함한다. 상기 비교 블록(22)의 연산에 의해 발생하는 시간 간격을 맞추기 위해, 상기 드라이빙 제어부에 입력되는 스트로브 신호(strobe A)는 지연기(Delay_PC)를 경유하여 입력된다.
상기 종래 기술은 다음과 같은 문제점이 존재한다. 도 2의 래치 제어기(10) 및 도 3의 비교기(20)는 각각 소정의 지연기(Delay_PC, Delay_CP)를 구비하는데, 패러럴 테스트가 수행되지 않는 정상 동작 모드의 경우에도 상기 지연기들(Delay_PC, Delay_CP)은 지연 동작을 수행하게 된다. 물론 턴오프된 패스게이트(PG12) 및 노아게이트(NOR21), 낸드 게이트(NAN21)에 의해 지연기(Delay_PC, Delay_CP)의 지연 동작 결과는 다른 회로에 영향을 주지 않지만, 반도체 소자내 지연기가 다수개의 인버터로 이루어진다는 것을 감안하면, 다수개의 인버터의 스위칭에 의한 전력소모는 무시할 정도의 수준이 아니다. 상기와 같은 전력 낭비의 문제점은 특히 저전력 환경에 적용하기 위한 반도체 소자의 경우에는 더욱 개선을 요망한다 할 것이다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 반도체 소자가 정상 동작 수행시 전력 낭비를 방지할 수 있는 패러럴 테스트 회로를 제공함을 그 목적으로 한다.
또한, 본 발명은 내부에 구비하는 지연기를 반도체 소자가 동작 동작 수행시 정지시킬 수 있는 패러럴 테스트 회로를 제공함을 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 패러럴 테스트 회로는, 병렬로 신호 들이 전송되는 병렬 데이터 입출력 버스; 상기 병렬 데이터 입출력 버스의 출력쪽에 위치하며, 상기 병렬 데이터 입출력 버스에 실린 데이터를 래치하여 외부로 출력하기 위한 래치부; 상기 병렬 데이터 입출력 버스를 구성하는 각 라인들에 실린 데이터를 입력받아 동일여부를 판단하며, 출력 타이밍을 조절하기 위한 지연기를 구비하는 비교기; 상기 래치부의 동작 타이밍을 조절하기 위한 지연기를 구비하는 래치 제어기를 포함하는 패러럴 테스트 회로에 있어서, 상기 비교기에 구비된 지연기 및/또는 상기 래치 제어기에 구비된 지연기는 정상 리드 동작 모드에서는 정지하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(실시예 1)
본 실시예의 패러럴 테스트 회로의 전체 블록 구성은 도 1에 도시한 종래기 술의 경우와 유사하다. 도 3에 도시한 바와 같은 본 실시예의 페러럴 테스트 회로는, 입력받은 신호를 증폭하여 글로벌 데이터 입출력 버스(gio)로 출력하기 위한 아이오 센스엠프(30); 상기 글로벌 데이터 입출력 버스(gio)에 실린 신호를 래치하여 외부로 출력하기 위한 출력 래치(40); 상기 글로벌 데이터 입출력 버스를 구성하는 각 라인들(gio<0:3>)에 실린 데이터를 입력받아 동일여부를 판단하며, 출력 타이밍을 조절하기 위해 데이터 스트로브 신호(Strobe A)를 지연시키는 지연기를 구비하는 비교기(200); 상기 출력 래치(40)의 동작 타이밍을 조절하기 위해, 상기 출력 래치(40)로 공급되는 데이터 스트로브 신호에 대한 지연기를 구비하는 래치 제어기(100)를 포함하는 패러럴 테스트 회로에 있어서,
상기 비교기(200)에 구비된 지연기 및/또는 상기 래치 제어기(100)에 구비된 지연기는 정상 리드 동작 모드에서는 정지하는 것을 특징으로 한다.
본 실시예의 비교기(200)는 패러럴 테스트 모스시에만 동작되고 반도체 소자의 정상적인 모드시(예 : 메모리의 read 동작)에는 정지하도록 구현한다. 이를 위해 도시한 구조처럼 각 글로벌 입출력 라인에 비교기(200)로 입력되는 경로와 바로 출력 래치(40)로 연결되는 경로 중 하나를 선택하기 위한 경로 선택 스위치부(50)를 더 포함하는 구현이 가능하고, 별도의 경로 선택 스위치 없이 정상 모드에서도 비교기(200) 출력단이 글로벌 입출력 라인과 연결되고 단지 비교기(200) 동작을 정지시키는 구현도 가능하다. 글로벌 입출력 버스(gio)의 경우에는, 반도체 소자내에서 상당히 긴 길이를 가지며 이에 따라 소모전력이 크다는 것을 감안하면, 전자의 구현이 보다 바람직하다.
도 5는 본 실시예의 래치 제어부(100)를 도시한다. 도시한 래치 제어부(100)는 스트로브 신호(strobe A)를 지연 스트로브 신호(strobe B)로서 출력하기 위한 패스게이트를 2개(PG1, PG12) 구비하는데, 제1 패스게이트(PG11)는 스트로브 신호(strobe A)가 입력되는 라인과 지연 스트로브 신호(strobe B)가 출력되는 라인을 그대로 연결시키며, 제2 패스게이트(PG12)는 스트로브 신호(strobe A)를 소정 시간 지연시키키 위한 지연기(Delay_PC)의 출력 라인을 지연 스트로브 신호(strobe B)의 출력 라인과 연결한다. 그런데, 본 실시예의 래치 제어부(100)의 경우 상기 지연기(Delay_PC)의 입력단에 별도의 입력 스위치(120)를 구비하는데, 입력 스위치(120)는 패러럴 테스트 모드 신호(Parallel test enable)에 따라 스트로브 신호(strobe A)가 지연기(Delay_PC)로 입력되는 것을 제어하게 된다. 입력 스위치(120)에 의해 패러럴 테스트 모스시에는 스트로브 신호(strobe A)가 지연기(Delay_PC)로 입력되고, 일반 동작 모드시에는 스트로브 신호(strobe A)가 지연기(Delay_PC)로 입력되지 않는다. 스트로브 신호(strobe A)는 데이터의 입출력에 필요한 주파수로서 계속 트랜지션 되는 바, 지연기(Delay_PC)로 입력되는 경우 지연기(Delay_PC)를 구성하는 반전기의 계속적인 반전에 따라 전력을 소모하게 된다. 그러나, 본 실시예의 경우에는 지연기(Delay_PC)를 사용하지 않는 정상 동작 모드에서는 지연기(Delay_PC)의 입력단은 하이 상태로 일정하므로 반전기에 의한 전력소모가 방지되는 것이다.
도 6은 본 실시예에 의한 비교기(200)를 도시하고 있다. 비교기(200)는 글로벌 입출력 버스 라인들(gio<0:3>)을 입력 받아, 그 유사 여부를 출력하기 위한 비교 블록(222); 패러럴 테스트 모드 신호(Parallel test enable)가 인에이블 상태일 때, 스트로브 신호(Strobe A)에 따라 비교 블록(222)의 출력 신호를 글로벌 입출력 라인(gio<0>)으로 드라이빙하기 위한 드라이빙 제어부(224); 비교 블록(222)의 연산에 의해 발생하는 시간 간격을 맞추기 위해, 드라이빙 제어부(224)에 입력되는 스트로브 신호(Strobe A)를 지연시키기 위한 지연기(Delay_CP); 및 패러럴 테스트 모드 신호(Parallel test enable)에 따라 스트로브 신호(strobe A)가 지연기(Delay_CP)로 입력되는 것을 제어하기 위한 입력 스위치를 포함한다.
비교 블록(222)은 입력받은 글로벌 입출력 버스 라인들(gio<0:3>)의 논리상태가 동일한가 여부를 나타내는 논리값을 출력한다. 상기 비교 블록(222)의 출력은, 패러럴 테스트 모드 신호(Parallel test enable)가 인에이블 상태일 때, 스트로브 신호(strobe A)의 인에이블에 맞추어 출력된다. 여기서, 글로벌 입출력 버스 라인들(gio<0:3>)에 실린 신호들이 비교 블록(222)에서 소정의 연산과정을 거쳐 비교 결과 논리값으로 출력되기까지는 다소의 시간 지연이 발생할 수 밖에 없다. 따라서, 비교기(200)는 스트로브 신호(strobe A)를 소정 시간 지연시키기 위한 지연기(Delay_CP)를 구비한다. 그런데, 상기 설명대로 스트로브 신호(strobe A)는 데이터의 입출력의 동기에 사용되는 신호로서 계속 트랜지션 되는 바, 만약 스트로브 신호(strobe A)가 상기 지연기로 직접 입력된다면, 패러럴 테스트를 수행하는 않는 때에도 지연기(Delay_CP)를 구성하는 반전기의 계속적인 반전에 따라 전력을 소모하게 된다. 이를 방지하기 위해 본 실시예의 비교기는 입력 스위치(220)를 구비하여, 지연기(Delay_CP)를 사용하지 않는 정상 동작 모드에서는 지연기(Delay_CP)의 입력단은 하이 상태로 일정하게 유지시킨다.
도시한 바와 같이, 입력 스위치(220)는 패러럴 테스트 모드 신호(Parallel test enable) 및 스트로브 신호(strobe A)를 입력받아 지연기(Delay_CP)의 입력단으로 출력하기 위한 낸드 게이트(NAN22) 및 낸드 게이트(NAN22)의 출력을 반전시키기 위한 반전기(IN23)로 구현할 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
예컨데, 본 명세서에서는 반도체 소자의 페리영역과 코어영역간의 데이터 전송을 담당하는 글로벌 입출력 버스(gio)에 대하여 패러럴 테스트를 수행하는 경우로 구체화하여 설명하고 있지만, 소자의 설계에 따라서는 패러럴 테스트를 외부 입/출력핀과 직접 연결되는 데이터 버스, 코어내부 데이터 버스, 어드레스 버스 등 데이터가 병렬적으로 전송되는 어떤 버스에 대하여 수행하는 반도체 구조가 있을 수 있으며, 이러한 구조에도 본 발명에 따른 사상을 그대로 적용가능하다는 것은 자명하다.
본 발명에 따른 패러럴 테스트 회로를 실시함에 의해, 반도체 소자가 정상적인 리드 동작을 수행시에는 상기 패러럴 테스트 회로를 구성하는 지연기의 동작을 정지시킬 수 있는 효과가 있다.
상기 효과는 반도체 소자가 정상적인 리드 동작 수행시 전력 낭비를 방지할 수 있도록 해 준다.

Claims (9)

  1. 병렬로 신호들이 전송되는 병렬 데이터 입출력 버스;
    상기 병렬 데이터 입출력 버스의 출력쪽에 위치하며, 상기 병렬 데이터 입출력 버스에 실린 데이터를 래치하여 외부로 출력하기 위한 래치부;
    상기 병렬 데이터 입출력 버스를 구성하는 각 라인들에 실린 데이터를 입력받아 동일여부를 판단하며, 출력 타이밍을 조절하기 위한 지연기를 구비하는 비교기;
    상기 래치부의 동작 타이밍을 조절하기 위한 지연기를 구비하는 래치 제어기를 포함하며,
    상기 비교기에 구비된 지연기 및/또는 상기 래치 제어기에 구비된 지연기는 정상 리드 동작 모드에서는 정지하는 패러럴 테스트 회로.
  2. 입력받은 신호를 증폭하여 글로벌 데이터 입출력 버스로 출력하기 위한 아이오 센스엠프;
    상기 글로벌 데이터 입출력 버스에 실린 신호를 래치하여 외부로 출력하기 위한 출력 래치;
    상기 글로벌 데이터 입출력 버스를 구성하는 각 라인들에 실린 데이터를 입력받아 동일여부를 판단하며, 출력 타이밍을 조절하기 위해 데이터 스트로브 신호 를 지연시키는 지연기를 구비하는 비교기;
    상기 출력 래치의 동작 타이밍을 조절하기 위해, 상기 출력 래치로 공급되는 데이터 스트로브 신호에 대한 지연기를 구비하는 래치 제어기를 포함하며,
    상기 비교기에 구비된 지연기 및/또는 상기 래치 제어기에 구비된 지연기는 정상 리드 동작 모드에서는 정지하는 패러럴 테스트 회로.
  3. 제2항에 있어서,
    상기 글로벌 입출력 라인에 비교기로 입력되는 경로와 상기 출력 래치로 직접 연결되는 경로 중 하나를 선택하기 위한 경로 선택 스위치부를 더 포함하는 패러럴 테스트 회로.
  4. 제2항에 있어서, 상기 비교기는,
    상기 글로벌 입출력 버스 라인들의 출력 신호를 입력 받아, 그 유사여부를 출력하기 위한 비교 블록;
    패러럴 테스트 모드 신호가 인에이블 상태일 때, 스트로브 신호에 따라 상기 비교 블록의 출력 신호를 글로벌 입출력 라인으로 드라이빙하기 위한 드라이빙 제어부;
    상기 비교 블록의 연산에 의해 발생하는 시간 간격을 맞추기 위해, 상기 드 라이빙 제어부에 입력되는 스트로브 신호를 지연시키기 위한 지연기; 및
    패러럴 테스트 모드 신호에 따라 스트로브 신호(strobe A)가 지연기로 입력되는 것을 제어하기 위한 입력 스위치
    를 포함하는 패러럴 테스트 회로.
  5. 제4항에 있어서, 상기 드라이빙 제어부는,
    연결되는 글로벌 입출력 버스 라인에 하이 상태 전위를 출력하기 위한 풀업 모스트랜지스터; 및
    연결되는 글로벌 입출력 버스 라인에 로우 상태 전위를 출력하기 위한 풀다운 모스트랜지스터
    를 더 포함하는 패러럴 테스트 회로.
  6. 제5항에 있어서, 상기 드라이빙 제어부는,
    상기 비교 블록의 출력, 패러럴 테스트 모스 신호 및 상기 지연기의 출력을 입력받아 상기 풀업 모스트랜지스터를 스위칭하기 위한 낸드 게이트; 및
    상기 비교 블록의 출력, 패러럴 테스트 모스 신호의 반전 신호 및 상기 지연기의 출력의 반전 신호를 입력받아 상기 풀다운 모스트랜지스터를 스위칭하기 위한 노아 게이트
    를 더 포함하는 패러럴 테스트 회로.
  7. 제4항에 있어서, 상기 입력 스위치는,
    상기 패러럴 테스트 모드 신호 및 상기 스트로브 신호(strobe A)를 입력받아 상기 지연기의 입력단으로 출력하기 위한 낸드 게이트인 패러럴 테스트 회로.
  8. 제2항에 있어서, 상기 래치 제어기는,
    상기 스트로브 신호를 소정 시간 지연시켜 지연 스트로브 신호를 생성하기 위한 지연기;
    상기 테스트 모드 신호가 디스에이블 상태일 때, 상기 스트로브 신호를 상기 출력 래치로 전달하기 위한 제1 패스게이트;
    상기 테스트 모드 신호가 인에이블 상태일 때, 상기 지연 스트로브 신호를 상기 상기 출력 래치로 전달하기 위한 제2 패스게이트;
    패러럴 테스트 모드 신호에 따라 스트로브 신호(strobe A)가 지연기로 입력되는 것을 제어하기 위한 입력 스위치
    를 포함하는 패러럴 테스트 회로.
  9. 제8항에 있어서, 상기 입력 스위치는,
    상기 패러럴 테스트 모드 신호 및 상기 스트로브 신호(strobe A)를 입력받아 상기 지연기의 입력단으로 출력하기 위한 낸드 게이트인 패러럴 테스트 회로.
KR1020040105030A 2004-12-13 2004-12-13 패러럴 테스트 회로 KR20060066431A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040105030A KR20060066431A (ko) 2004-12-13 2004-12-13 패러럴 테스트 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040105030A KR20060066431A (ko) 2004-12-13 2004-12-13 패러럴 테스트 회로

Publications (1)

Publication Number Publication Date
KR20060066431A true KR20060066431A (ko) 2006-06-16

Family

ID=37161258

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040105030A KR20060066431A (ko) 2004-12-13 2004-12-13 패러럴 테스트 회로

Country Status (1)

Country Link
KR (1) KR20060066431A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819104B1 (ko) * 2006-09-07 2008-04-03 삼성전자주식회사 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트방법
KR100850270B1 (ko) * 2007-02-08 2008-08-04 삼성전자주식회사 페일비트 저장부를 갖는 반도체 메모리 장치
KR100859833B1 (ko) * 2006-07-20 2008-09-23 주식회사 하이닉스반도체 반도체 메모리 장치
KR100917628B1 (ko) * 2008-04-30 2009-09-21 주식회사 하이닉스반도체 병렬 테스트 모드를 갖는 반도체 메모리 소자
KR100936791B1 (ko) * 2008-03-03 2010-01-14 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 병렬 테스트방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859833B1 (ko) * 2006-07-20 2008-09-23 주식회사 하이닉스반도체 반도체 메모리 장치
KR100819104B1 (ko) * 2006-09-07 2008-04-03 삼성전자주식회사 병렬 비트 테스트 회로 및 그에 의한 병렬 비트 테스트방법
KR100850270B1 (ko) * 2007-02-08 2008-08-04 삼성전자주식회사 페일비트 저장부를 갖는 반도체 메모리 장치
KR100936791B1 (ko) * 2008-03-03 2010-01-14 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 병렬 테스트방법
KR100917628B1 (ko) * 2008-04-30 2009-09-21 주식회사 하이닉스반도체 병렬 테스트 모드를 갖는 반도체 메모리 소자

Similar Documents

Publication Publication Date Title
US6724684B2 (en) Apparatus for pipe latch control circuit in synchronous memory device
US6965530B2 (en) Semiconductor memory device and semiconductor memory device control method
KR20030091233A (ko) 프리앰블 기능을 갖는 반도체 메모리 장치
US6504774B2 (en) DDR SDRAM for stable read operation
KR100761359B1 (ko) 온-다이 터미네이션 제어회로 및 방법
KR100333728B1 (ko) 반도체메모리장치의 글로벌데이터버스 프리차지 방법 및 장치
KR100869341B1 (ko) 반도체 메모리 소자와 그의 구동 방법
KR100390242B1 (ko) 입력 버퍼
KR20090108311A (ko) 저전력 쉬프트 레지스터 및 이를 포함하는 반도체메모리장치
KR20060066431A (ko) 패러럴 테스트 회로
US5983314A (en) Output buffer having inherently precise data masking
US5835790A (en) Apparatus for data transfer capable of pipeline processing by cascading processing circuits without relying on external clock with an output circuit relying on external clock
US6141274A (en) Semiconductor integrated circuit having a pre-charged operation and a data latch function
US6195296B1 (en) Semiconductor memory device and system
US6411553B1 (en) Single ended data bus equilibration scheme
KR20050067813A (ko) 동기식 메모리 장치의 테스트를 위한 데이터 스트로브신호 생성 회로
KR100308119B1 (ko) 카스(CAS)레이턴시(Latency)제어회로
US20090267674A1 (en) Clock control circuit and semiconductor memory device using the same
KR100678428B1 (ko) 동기형 반도체 기억 장치 및 그 데이터 판독 방법
US5907519A (en) Write driver circuit with write-per-bit data masking function
KR20020032081A (ko) 글로벌 입·출력라인 선택장치
KR100192929B1 (ko) 데이타 출력버퍼
KR100562661B1 (ko) 반도체 기억 소자의 소세브신호 발생회로 및 방법
KR100476381B1 (ko) 동기식 반도체 메모리 소자
KR0120613B1 (ko) 캐시 메모리의 기능을 갖는 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination