KR100706833B1

KR100706833B1 - 반도체 메모리의 데이터 라이팅 장치 및 방법

Info

Publication number: KR100706833B1
Application number: KR1020050115784A
Authority: KR
Inventors: 이정우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2007-04-13

Abstract

데이터 입력 및 입력된 데이터의 드라이빙 동작시 프리 차지 신호의 타이밍 오류로 인한 전류소비를 방지할 수 있도록 한 반도체 메모리의 데이터 라이팅 장치 및 방법에 관한 것으로, 라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 데이터 출력시 상기 프리 차지 신호로 인한 전류패스를 차단하는 입력수단, 및 상기 입력수단에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하는 드라이빙 수단을 포함하므로, 프리 차지 신호의 타이밍 오류에 따라 생성되는 비정상적인 전류 패스를 완벽하게 방지하여 소비전류를 최소화할 수 있고, 소비전류가 최소화됨에 따라 전원회로의 간소화도 가능하며, 제품의 적용범위 또한 확대시킬 수 있다.

프리 차지 신호, 라이트 인에이블 신호

Description

반도체 메모리의 데이터 라이팅 장치 및 방법{Apparatus and Method for Writing Data of Semiconductor Memory}

도 1은 종래의 기술에 따른 반도체 메모리의 데이터 라이팅 장치의 구성을 나타낸 회로도,

도 2 및 도 3은 종래의 기술에 따른 반도체 메모리의 데이터 라이팅 장치의 동작을 설명하기 위한 파형도,

도 4는 본 발명에 따른 반도체 메모리의 데이터 라이팅 장치의 구성을 나타낸 회로도,

도 5 및 도 6은 본 발명에 따른 반도체 메모리의 데이터 라이팅 장치의 동작을 설명하기 위한 파형도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

100: 입력부 110: 제 1 입력부

111, 121: 저장부 112, 122: 데이터 출력부

120: 제 2 입력부 200: 드라이빙부

210: 제 1 드라이버 220: 제 2 드라이버

230: 제어신호 생성부 240: 프리 차지부

본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 데이터 라이팅 장치에 관한 것이다.

근래에 들어서 메모리의 용량이 점차 증가하고, 그에 따라 메모리에서 소비되는 전류를 줄여야 할 필요성이 증가하게 되었다.

반도체 메모리는 내부 전류를 줄이지 못한다면, 내부 전원회로가 커지게 되고 그에 따라 메모리의 크기가 증가하여 수율이 감소하고, 메모리 발열로 인한 신뢰성 문제를 증가시킬 수 있다. 특히 저전력이 필수인 모바일 제품의 경우, 상술한 문제가 더욱 커질 수 있다.

종래의 기술에 따른 반도체 메모리의 데이터 라이팅 장치는 도 1과 같이 구성되며, 그 동작을 설명하면 다음과 같다.

먼저, 데이터 라이팅(Writing) 동작이 이루어지지 않을 때는 제 1 프리 차지 신호(liopcgz12)가 로우 레벨로 인에이블되고, 제 1 라이트 인에이블 신호(bwenz9)가 하이 레벨로 디스에이블되어, 노드 1 및 노드 3이 하이 레벨이 된다.

이때 반도체 메모리 외부의 입력패드와 연결된 신호라인(gio)에 실린 데이터가 제 1 라이트 인에이블 신호(bwenz9)에 따라 입력되어 노드 2를 통해 노드 gio_latch에 래치되고, 신호라인(giob)에 실린 반전된 데이터가 상기 제 1 라이트 인에이블 신호(bwenz9)에 따라 입력되어 노드 0을 통해 노드 giob_latch에 래치된다.

그리고 제 1 및 제 2 풀업 노드(PU1, PU2)가 하이 레벨이 되고, 제 1 및 제 2 풀다운 노드(PD1, PD2)가 로우 레벨이 되어 메모리 셀과 연결된 신호라인(LIO, LIOB)으로 데이터 출력이 이루어지지 못하고, 상기 제 1 프리 차지 신호(liopcgz12)에 비해 소정시간 지연된 제 2 프리 차지 신호(liopcgz12d)에 의해 상기 신호라인(LIO, LIOB)이 프리 차지(Pre charge) 된다.

다음으로, 상기 프리 차지 동작 후 데이터 라이팅 동작이 이루어지는 경우, 제 1 프리 차지 신호(liopcgz12)가 하이 레벨로 디스에이블되고, 제 1 라이트 인에이블 신호(bwenz9)가 로우 레벨로 인에이블된다.

따라서 상기 노드 gio_latch 및 노드 giob_latch에 래치된 값이 제 2 라이트 인에이블 신호(bwen12)에 따라 노드 3 및 노드 1을 통해 래치된다.

이어서 상기 노드 3을 통해 래치된 값과 상기 노드 1을 통해 래치된 값이 각각 제 1 풀업 노드(PU1)와 제 1 풀 다운 노드(PD1)에 인가되고 풀업 또는 풀 다운을 통해 메모리 셀 전압레벨 또는 접지레벨로 드라이빙되어 메모리 셀과 연결된 신호라인(LIO)으로 출력된다.

또한 상기 노드 1을 통해 래치된 값과 상기 노드 3을 통해 래치된 값이 각각 제 2 풀업 노드(PU2)와 제 2 풀 다운 노드(PD2)에 인가되고 풀업 또는 풀 다운을 통해 메모리 셀 전압레벨 또는 접지레벨로 드라이빙되어 메모리 셀과 연결된 신호라인(LIOB)으로 출력된다. 이때 신호라인(LIO)으로 출력된 데이터는 상기 노드 3의 레벨과 동일하고, 신호라인(LIOB)으로 출력된 데이터는 상기 노드 1의 레벨과 동일하며, 노드 3과 노드 1의 레벨 중 하나는 하이 레벨이고, 나머지는 로우 레벨이다.

이때 도 2의 파형도에 도시된 바와 같이, 데이터 입력시 정상동작의 경우 상기 제 2 라이트 인에이블 신호(bwen12)가 인에이블되기 전에 상기 제 1 프리 차지 신호(liopcgz12)가 하이 레벨로 디스에이블되므로 외부전원(VDD)이 차단되어 전류 패스가 형성되지 않는다.

그러나 종래의 기술에 따르면, 외부 전원 레벨이나, 온도 등 환경요건에 따라 상기 제 1 프리 차지 신호(liopcgz12)가 디스에이블되는 타이밍이 늦어지는 오류가 발생하게 된다. 즉, 도 2의 파형도에 도시된 바와 같이, 상기 제 2 라이트 인에이블 신호(bwen12)가 인에이블된 후에도 상기 제 1 프리 차지 신호(liopcgz12)가 하이 레벨로 디스에이블되는 타이밍이 늦어지는 오류가 발생하고 그에 따라 외부전원(VDD)과 접지단 사이에 전류 패스가 형성된다.

또한 도 3의 파형도에 도시된 바와 같이, 드라이빙을 위한 풀업 및 풀다운 동작시 정상동작의 경우 상기 제 1 프리 차지 신호(liopcgz12)를 소정시간 지연시킨 제 2 프리 차지 신호((liopcgz12d)는 상기 풀업 및 풀 다운 동작에 앞서 하이 레벨로 디스에이블 되지만, 외부전원 레벨이나 온도 등 동작 환경요건에 따라 하이 레벨로 디스에이블되는 타이밍이 늦어지는 오류가 발생하고 그에 따라 프리 차지를 위한 트랜지스터 들이 턴온됨에 따라 셀 전압(vcore)과 프리 차지 전압(vblp 및 상기 프리 차지 전압와 접지단 사이에 전류 패스가 형성된다.

이와 같이 종래의 기술에 따른 반도체 메모리의 데이터 라이팅 장치는 다음과 같은 문제점이 있다.

첫째, 데이터 입력시 프리 차지 신호의 타이밍 오류로 인하여 불필요한 전류 소비를 발생시킨다.

둘째, 입력된 데이터의 드라이빙을 위한 풀업 및 풀다운 동작시 프리 차지 신호의 타이밍 오류로 인하여 불필요한 전류소비를 발생시킨다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 데이터 입력 및 입력된 데이터의 드라이빙 동작시 프리 차지 신호의 타이밍 오류로 인한 전류소비를 방지할 수 있도록 한 반도체 메모리의 데이터 라이팅 장치 및 방법을 제공함에 그 목적이 있다.

본 발명에 따른 반도체 메모리의 데이터 라이팅 장치는 라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 데이터 출력시 프리 차지 신호로 인한 전류패스를 차단하는 입력수단; 및 상기 입력수단에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하는 드라이빙 수단을 포함함을 특징으로 한다.

본 발명에 따른 또 다른 반도체 메모리의 데이터 라이팅 장치는 라이트 인에이블 신호에 따라 데이터 및 반전된 데이터를 각각 입력받아 출력하는 입력수단; 및 상기 입력수단에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 드라이빙이 이루어지는 동안 프리 차지 동작이 차단되도록 하는 드라이빙 수단을 포함함을 특징으로 한다.

본 발명에 따른 또 다른 반도체 메모리의 데이터 라이팅 장치는 라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 제 1 제어신호를 이용하여 상기 데이터 출력시 프리 차지 신호로 인한 전류패스를 차단하는 입력수단; 및 상기 입력수단에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 제 2 제어신호를 이용하여 상기 드라이빙이 이루어지는 동안 프리 차지 동작이 차단되도록 하는 드라이빙 수단을 포함함을 특징으로 한다.

본 발명에 따른 반도체 메모리의 데이터 라이팅 방법은 제 1 라이트 인에이블 신호에 따라 데이터를 입력받는 단계; 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 프리 차지 신호로 인한 전류패스를 차단하고, 제 2 라이트 인에이블 신호에 따라 상기 데이터를 출력하는 단계; 및 상기 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하는 단계를 포함함을 특징으로 한다.

본 발명에 따른 또 다른 반도체 메모리의 데이터 라이팅 방법은 데이터 및 반전된 데이터를 각각 드라이빙하기 위한 제 1 및 제 2 드라이빙 수단, 상기 제 1 및 제 2 드라이빙 수단의 출력을 프리 차지 시키기 위한 프리 차지 수단을 갖는 반도체 메모리의 데이터 라이팅 방법에 있어서, 라이트 인에이블 신호에 따라 데이터 및 반전된 데이터를 입력받아 출력하는 단계; 및 상기 출력된 데이터 및 반전된 데이터를 상기 제 1 및 제 2 드라이빙 수단을 이용하여 각각 메모리 셀 전압레벨로 드라이빙하여 출력하고, 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어 신호를 이용하여 상기 드라이빙이 이루어지는 동안 상기 프리 차지 수단의 동작을 중지시키는 단계를 포함함을 특징으로 한다.

본 발명에 따른 또 다른 반도체 메모리의 데이터 라이팅 방법은 데이터 및 반전된 데이터를 각각 드라이빙하기 위한 제 1 및 제 2 드라이빙 수단, 상기 제 1 및 제 2 드라이빙 수단의 출력을 프리 차지 시키기 위한 프리 차지 수단을 갖는 반도체 메모리의 데이터 라이팅 방법에 있어서, 제 1 라이트 인에이블 신호에 따라 데이터 및 반전된 데이터를 입력받는 단계; 인에이블 타이밍을 제 1 프리 차지 신호와 다르게 한 제 1 제어신호를 이용하여 제 1 프리 차지 신호로 인한 전류패스를 차단하고, 제 2 라이트 인에이블 신호에 따라 상기 데이터 및 반전된 데이터를 출력하는 단계; 및 상기 출력된 데이터 및 반전된 데이터를 상기 제 1 및 제 2 드라이빙 수단을 이용하여 각각 메모리 셀 전압레벨로 드라이빙하여 출력하고, 인에이블 타이밍을 제 2 프리 차지 신호와 다르게 한 제 2 제어신호를 이용하여 상기 드라이빙이 이루어지는 동안 상기 프리 차지 수단의 동작을 중지시키는 단계를 포함함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 데이터 라이팅 장치 및 방법의 바람직한 실시예를 설명하면 다음과 같다.

도 4는 본 발명에 따른 반도체 메모리의 데이터 라이팅 장치의 구성을 나타낸 회로도, 도 5 및 도 6은 본 발명에 따른 반도체 메모리의 데이터 라이팅 장치의 동작을 설명하기 위한 파형도이다.

본 발명에 따른 반도체 메모리의 데이터 라이팅 장치는 도 4에 도시된 바와 같이, 라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 제 1 제어신호를 이용하여 상기 데이터 출력시 프리 차지 신호로 인한 전류패스를 차단하는 입력부(100), 및 상기 입력부(100)에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 제 2 제어신호를 이용하여 상기 드라이빙이 이루어지는 동안 프리 차지 동작이 차단되도록 하는 드라이빙부(200)를 포함한다.

상기 입력부(100)는 라이트 인에이블 신호에 따라 입력패드와 연결된 신호라인(예를 들어, gio)상의 데이터를 입력받아 출력하며, 상기 데이터 출력시 상기 제 1 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 제 1 입력부(110), 상기 라이트 인에이블 신호에 따라, 반전된 데이터를 입력받아 출력하며, 반전된 데이터 출력시 상기 제 1 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 제 2 입력부(120)를 포함한다.

상기 제 1 입력부(110)는 제 1 라이트 인에이블 신호(bwenz9)에 따라 데이터를 입력받아 저장하는 저장부(111), 및 상기 저장부(111)에 저장된 데이터를 제 2 라이트 인에이블 신호(bwen12)에 따라 출력하며, 상기 제 1 제어신호(bwen10)를 이용하여 제 1 프리 차지 신호(liopcgz12)로 인한 전류패스를 차단하는 데이터 출력부(112)를 포함한다. 이때 저장부(111)는 트랜지스터(P1, N2)로 이루어져 상기 데이터를 입력받는 인버터, 상기 인버터와 접지단 사이에 연결되어 상기 제 1 라이트 인에이블 신호(bwenz9)를 입력받는 트랜지스터(N3), 및 상기 인버터의 출력을 저장하기 위한 래치를 포함한다. 그리고 상기 데이터 출력부(112)는 게이트에 상기 제 1 프리 차지 신호(liopcgz12)를 입력받고 전원단에 연결된 제 1 트랜지스터(P4), 게이트에 상기 제 1 제어신호(bwen10)를 입력받고 상기 제 1 트랜지스터(P4)에 연결된 제 2 트랜지스터(P5), 게이트에 상기 제 2 라이트 인에이블 신호(bwen12)를 입력받고 상기 제 2 트랜지스터(P5)에 연결된 제 3 트랜지스터(N6), 게이트에 상기 저장부(121)의 래치의 출력을 입력받고 상기 제 3 트랜지스터(N6)와 접지단 사이에 연결된 제 4 트랜지스터(N7), 및 상기 제 2 트랜지스터(P5)와 제 3 트랜지스터(N6)의 연결노드에 연결된 래치를 포함한다.

상기 제 2 입력부(120)는 상기 제 1 라이트 인에이블 신호(bwenz9)에 따라 반전된 데이터를 입력받아 저장하는 저장부(121), 및 상기 저장부(121)에 저장된 데이터를 상기 제 2 라이트 인에이블 신호(bwen12)에 따라 출력하며, 상기 제 1 제어신호(bwen10)를 이용하여 상기 제 1 프리 차지 신호(liopcgz12)로 인한 전류패스를 차단하는 데이터 출력부(122)를 포함한다. 이때 저장부(121)는 트랜지스터(P0, N0)로 이루어져 반전된 데이터를 입력받는 인버터, 상기 인버터와 접지단 사이에 연결되어 상기 제 1 라이트 인에이블 신호(bwenz9)를 입력받는 트랜지스터(N1), 및 상기 인버터의 출력을 저장하기 위한 래치를 포함한다. 그리고 상기 데이터 출력부(122)는 게이트에 상기 제 1 프리 차지 신호(liopcgz12)를 입력받고 전원단에 연결된 제 1 트랜지스터(P2), 게이트에 상기 제 1 제어신호(bwen10)를 입력받고 상기 제 1 트랜지스터(P2)에 연결된 제 2 트랜지스터(P3), 게이트에 상기 제 2 라이트 인에이블 신호(bwen12)를 입력받고 상기 제 2 트랜지스터(P3)에 연결된 제 3 트랜지스터(N4), 게이트에 상기 저장부(111)의 래치의 출력을 입력받고 상기 제 3 트랜 지스터(N4)와 접지단 사이에 연결된 제 4 트랜지스터(N5), 및 상기 제 2 트랜지스터(P3)와 제 3 트랜지스터(N4)의 연결노드에 연결된 래치를 포함한다.

상기 제 1 제어신호(bwen10)는 상기 제 1 라이트 인에이블 신호(bwenz9)를 반전시키거나 버퍼링시켜 생성할 수 있다. 본 발명에서는 상기 제 1 제어신호(bwen10)를 입력받는 트랜지스터 타입에 맞도록 반전시켜 생성하였다. 그리고 제 1 제어신호(bwen10)는 상기 제 1 라이트 인에이블 신호(bwenz9)에 비해 동일하거나 소정시간 지연되고, 제 1 프리 차지 신호(liopcgz12)에 비해 빨리 인에이블되는 신호이다.

상기 드라이빙부(200)는 상기 데이터와 반전된 데이터를 풀업 노드와 풀다운 노드에 각각 입력받아 메모리 셀 전압레벨로 풀업시키거나 접지레벨로 풀다운 시키는 제 1 드라이버(210), 반전된 데이터와 상기 데이터를 풀업 노드와 풀다운 노드에 각각 입력받아 각각의 레벨에 따라 메모리 셀 전압 레벨로 풀업시키거나 접지레벨로 풀다운 시키는 제 2 드라이버(220), 상기 제 1 드라이버(210) 및 제 2 드라이버(220)의 풀업 및 풀다운 노드 레벨과 제 2 프리 차지 신호(liopcgz12d) 레벨에 따라 상기 제 2 제어신호(liopcgz12d_c)를 생성하는 제어신호 생성부(230), 및 상기 제어신호 생성부(230)에서 생성된 제 2 제어신호(liopcgz12d_c)에 따라 상기 제 1 드라이버(210) 출력과 제 2 드라이버(220) 출력을 프리 차지시키는 프리 차지부(240)를 포함한다.

상기 제 1 드라이버(210)는 풀업 노드(PU1)와 풀 다운 노드(PD1)가 각각 게이트에 입력되고 전원단과 접지단 사이에 연결된 제 1 및 제 2 트랜지스터(P6, N8) 를 포함한다. 그리고 상기 제 2 드라이버(220)는 풀업 노드(PU2)와 풀 다운 노드(PD2)가 각각 게이트에 입력되고 전원단과 접지단 사이에 연결된 제 3 및 제 4 트랜지스터(P7, N9)를 포함한다. 그리고 상기 제어신호 생성부(230)는 상기 제 1 드라이버(210)의 풀업 노드(PU1)와 반전된 풀 다운 노드(PD1) 출력이 각각 입력되는 제 1 낸드 게이트(ND0), 상기 제 2 드라이버(220)의 풀업 노드(PU2)와 반전된 풀 다운 노드(PD2) 출력이 각각 입력되는 제 2 낸드 게이트(ND1), 상기 제 1 낸드 게이트(ND0)의 출력과 상기 제 2 낸드 게이트(ND1)의 출력을 입력받는 노아 게이트(NR0), 및 상기 노아 게이트(NR0) 출력과 인버터를 통해 반전된 제 2 프리 차지 신호(liopcgz12d)를 입력받아 상기 제 2 제어신호(liopcgz12d_c)를 출력하는 제 3 낸드 게이트(ND2)를 포함한다. 그리고 상기 프리 차지부(240))는 게이트에 상기 제 2 제어신호(liopcgz12d_c)를 입력받고 상기 제 1 드라이버(210) 출력단과 상기 제 2 드라이버(220) 출력단 사이에 연결된 제 1 트랜지스터(P8), 게이트에 상기 제 2 제어신호(liopcgz12d_c)를 입력받고 상기 제 1 드라이버(210) 출력단과 상기 제 2 드라이버(220) 출력단 사이에 연결된 제 2 및 제 3 트랜지스터(P9, P10)를 포함한다.

상술한 도 4에 도시된 본 발명의 구성은 입력부(100)에서 상기 제 1 제어신호(bwen10)에 따라 상기 제 1 프리 차지 신호(liopcgz12)의 오류로 인한 전류 패스를 방지하고, 드라이빙부(200)에서 상기 제 2 제어신호(liopcgz12d_c)에 따라 상기 제 2 프리 차지 신호(liopcgz12d)의 오류로 인한 전류 패스를 방지하는 구성예를 나타낸 것이다.

그러나 이는 하나의 실시예일 뿐, 별도의 도면에 도시하지는 않았지만, 레이 아웃 변경 또는 사용목적 등에 따라 다르게 구성하는 것도 가능하다. 즉, 입력부(100)에서 상기 제 1 제어신호(bwen10)에 따라 상기 제 1 프리 차지 신호(liopcgz12)의 오류로 인한 전류 패스를 방지하도록 하고 드라이빙부(200)는 기존의 구성을 이용하는 실시예도 가능하고, 입력부(100)의 구성은 기존의 구성을 이용하고 드라이빙부(200)에서 상기 제 2 제어신호(liopcgz12d_c)에 따라 상기 제 2 프리 차지 신호(liopcgz12d)의 오류로 인한 전류 패스를 방지하도록 구성하는 실시예도 가능하다.

이하, 도 4에 도시된 본 발명에 따른 실시예의 동작을 도 5 및 도 6을 참조하여 설명하면 다음과 같다.

먼저, 데이터 라이팅 동작이 이루어지지 않는 경우 제 1 프리 차지 신호(liopcgz12)가 로우 레벨로 인에이블되고, 제 1 라이트 인에이블 신호(bwenz9)가 하이 레벨로 디스에이블되며, 제 1 제어신호(bwen10)는 상기 제 1 라이트 인에이블 신호(bwenz9)를 반전시킨 것이므로 로우 레벨이 된다. 따라서 노드 1 및 노드 3이 하이 레벨이 된다.

이어서 드라이빙부(200)의 제 1 및 제 2 드라이버(210, 220)에서 제 1 및 제 2 풀업 노드(PU1, PU2)가 하이 레벨이 되고, 제 1 및 제 2 풀다운 노드(PD1, PD2)가 로우 레벨이 되어 메모리 셀과 연결된 신호라인(LIO, LIOB)으로 데이터 출력이 차단된다.

한편, 제어신호 생성부(230)의 제 1 낸드 게이트(ND0)는 상기 제 1 풀업 노드(PU1) 및 제 1 풀다운 노드(PD1)가 반전된 노드 4의 출력을 입력받아 노드 5를 통해 로우 레벨신호를 출력하고, 제 2 낸드 게이트(ND1)는 상기 제 2 풀업 노드(PU2) 및 제 2 풀다운 노드(PD2)가 반전된 노드 6의 출력을 입력받아 노드 7을 통해 로우 레벨신호를 출력한다. 이어서 노아 게이트(NR0)가 상기 노드 5 및 노드 7의 출력을 입력받아 노드 8을 통해 하이 레벨신호를 출력한다. 그리고 제 3 낸드 게이트(ND2)가 상기 노드 8의 출력과 인버터를 통해 하이 레벨로 된 상기 제 2 프리 차지 신호(liopcgz12d)를 입력받아 로우 레벨의 제 2 제어신호(liopcgz12d_c)를 출력한다. 따라서 프리 차지부(240)의 제 1 내지 제 3 트랜지스터(P8 ~ P10)가 턴온되어 상기 신호라인(LIO, LIOB)이 소정 전압레벨(Vblp)로 프리 차지(Pre charge) 된다.

다음으로, 상기 프리 차지 동작 후 데이터 라이팅 동작이 이루어지는 경우, 제 1 프리 차지 신호(liopcgz12)가 하이 레벨로 디스에이블되고, 제 1 라이트 인에이블 신호(bwenz9)가 로우 레벨로 인에이블되며, 상기 제 1 제어신호(bwen10)가 하이 레벨로 된다.

따라서 제 2 라이트 인에이블 신호(bwen12)가 하이 레벨로 인에이블됨에 따라 상기 노드 gio_latch 및 노드 giob_latch에 래치된 값이 노드 3 및 노드 1을 통 해 래치된다.

이어서 상기 노드 3을 통해 래치된 값과 상기 노드 1을 통해 래치된 값이 각각 드라이빙부(200)의 제 1 드라이버(210)의 제 1 풀업 노드(PU1)와 제 1 풀 다운 노드(PD1)에 인가되고 풀업 또는 풀 다운을 통해 메모리 셀 전압레벨(vcore) 또는 접지레벨로 드라이빙되어 메모리 셀과 연결된 신호라인(LIO)으로 출력된다.

또한 상기 노드 1을 통해 래치된 값과 상기 노드 3을 통해 래치된 값이 각각 드라이빙부(200)의 제 2 드라이버(220)의 제 2 풀업 노드(PU2)와 제 2 풀 다운 노드(PD2)에 인가되고 풀업 또는 풀 다운을 통해 메모리 셀 전압레벨(vcore) 또는 접지레벨로 드라이빙되어 메모리 셀과 연결된 신호라인(LIOB)으로 출력된다.

예를 들어, 데이터 및 반전된 데이터 즉, gio가 로우 레벨, giob가 하이 레벨이라고 가정하면, gio_latch는 로우 레벨, giob_latch는 하이 레벨이 된다. 그에 따라 노드 1은 로우 레벨이 되고, 노드 3은 하이 레벨이 된다. 그리고 상기 제 1 풀업 노드(PU1) 및 제 1 풀다운 노드(PD1)는 하이 레벨이 되고, 제 2 풀업 노드(PU2) 및 제 2 풀다운 노드(PD2)는 로우 레벨이 된다. 따라서 LIO를 통해 로우 레벨이 출력되고, LIOb를 통해 하이 레벨이 출력된다.

한편, 제어신호 생성부(230)의 제 1 낸드 게이트(ND0)는 상기 제 1 풀업 노드(PU1) 및 제 1 풀다운 노드(PD1)가 반전된 노드 4의 출력을 입력받아 노드 5를 통해 하이 레벨신호를 출력하고, 제 2 낸드 게이트(ND1)는 상기 제 2 풀업 노드(PU2) 및 제 2 풀다운 노드(PD2)가 반전된 노드 6의 출력을 입력받아 노드 7을 통해 하이 레벨신호를 출력한다. 이어서 노아 게이트(NR0)가 상기 노드 5 및 노드 7 의 출력을 입력받아 노드 8을 통해 로우 레벨신호를 출력한다. 그리고 제 3 낸드 게이트(ND2)는 상기 노드 8을 통해 로우 레벨신호를 입력받았으므로 상기 제 2 프리 차지 신호(liopcgz12d) 레벨에 상관없이 하이 레벨의 제 2 제어신호(liopcgz12d_c)를 출력한다. 따라서 프리 차지부(240)의 제 1 내지 제 3 트랜지스터(P8 ~ P10)가 턴오프되어 프리 차지 동작이 완벽하게 차단된다. 즉, 데이터 라이팅 동작이 진행되는 동안 제 2 프리 차지 신호(liopcgz12d)와 상관없이 프리 차지 동작을 중지시키는 것이다.

상술한 본 발명은 도 5에 도시된 바와 같이, 제 1 프리 차지 신호(liopcgz12)가 정상적인 타이밍에 비해 늦게 디스에이블 되더라도, 상기 제 1 제어신호(bwen10)가 상기 제 1 라이팅 인에이블 신호(bwenz9)에 따라 이미 하이 레벨로 변동됨에 따라 데이터 출력부(112, 122)의 해당 트랜지스터(P5, P3)를 턴오프 시킴으로써 외부전원(VDD)으로 인한 전류패스가 형성되는 것을 완벽하게 차단할 수 있다.

또한 본 발명은 도 6에 도시된 바와 같이, 제 2 프리 차지 신호(liopcgz12d)가 정상적인 타이밍에 비해 늦게 디스에이블 되더라도, 상기 제어신호 생성부(230)가 풀업 및 풀다운 노드 들의 레벨에 따라 데이터 드라이빙 동작이 진행됨을 판단하여 상기 제 2 프리 차지 신호(liopcgz12d)에 앞서 제 2 제어신호(liopcgz12d_c)를 하이 레벨로 변동시켜 프리 차지부(240)의 트랜지스터(P8 ~ P10)을 턴오프 시키므로 셀 전압(vcore)과 프리 차지 전압(vblp 및 상기 프리 차지 전압와 접지단 사이에 전류 패스를 완벽하게 차단할 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 따른 반도체 메모리의 데이터 라이팅 장치 및 방법은 데이터 입력 및 입력된 데이터의 드라이빙 동작시 프리 차지 신호의 타이밍 오류에 따라 생성되는 비정상적인 전류 패스를 완벽하게 방지하여 소비전류를 최소화할 수 있는 효과가 있다. 또한 소비전류가 최소화됨에 따라 전원회로의 간소화도 가능하며, 제품의 적용범위 또한 확대시킬 수 있는 효과 또한 기대할 수 있다.

Claims

라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 데이터 출력시 상기 프리 차지 신호로 인한 전류패스를 차단하는 입력수단; 및

상기 입력수단에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하는 드라이빙 수단을 포함하는 반도체 메모리의 데이터 라이팅 장치.
제 1 항에 있어서,

상기 입력수단은 라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 상기 제어신호를 이용하여 상기 데이터 출력시 상기 프리 차지 신호로 인한 전류패스를 차단하는 제 1 입력부, 및

상기 라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 상기 제어신호를 이용하여 상기 데이터 출력시 상기 프리 차지 신호로 인한 전류패스를 차단하는 제 2 입력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 2 항에 있어서,

상기 제 1 입력부는 상기 제 1 라이트 인에이블 신호에 따라 데이터를 입력받아 저장하는 저장부, 및

상기 저장부에 저장된 데이터를 상기 제 2 라이트 인에이블 신호에 따라 출력하며, 상기 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 2 항에 있어서,

상기 제 2 입력부는 상기 제 1 라이트 인에이블 신호에 따라 반전된 데이터를 입력받아 저장하는 저장부, 및

상기 저장부에 저장된 데이터를 상기 제 2 라이트 인에이블 신호에 따라 출력하며, 상기 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 3 항 또는 제 4 항에 있어서,

상기 데이터 출력부는 게이트에 프리 차지 신호를 입력받고 전원단에 연결된 제 1 트랜지스터,

게이트에 상기 제어신호를 입력받고 상기 제 1 트랜지스터에 연결된 제 2 트랜지스터,

게이트에 상기 제 2 라이트 인에이블 신호를 입력받고 상기 제 2 트랜지스터에 연결된 제 3 트랜지스터,

게이트에 상기 저장부의 래치의 출력을 입력받고 상기 제 3 트랜지스터와 접지단 사이에 연결된 제 4 트랜지스터, 및

상기 제 2 트랜지스터와 제 3 트랜지스터의 연결노드에 연결된 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 제어신호는 상기 제 1 라이트 인에이블 신호를 이용하여 생성한 신호임을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
라이트 인에이블 신호에 따라 데이터 및 반전된 데이터를 각각 입력받아 출력하는 입력수단; 및

상기 입력수단에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 드라이빙이 이루어지는 동안 프리 차지 동작이 차단되도록 하는 드라이빙 수단을 포함하는 반도체 메모리의 데이터 라이팅 장치.
제 7 항에 있어서,

상기 드라이빙 수단은 상기 데이터와 반전된 데이터를 풀업 노드와 풀다운 노드에 각각 입력받아 메모리 셀 전압레벨로 풀업시키거나 접지레벨로 풀다운 시키는 제 1 드라이버,

반전된 데이터와 상기 데이터를 풀업 노드와 풀다운 노드에 각각 입력받아 각각의 레벨에 따라 메모리 셀 전압 레벨로 풀업시키거나 접지레벨로 풀다운 시키 는 제 2 드라이버,

상기 제 1 드라이버 및 제 2 드라이버의 풀업 및 풀다운 노드 레벨과 프리차지 신호 레벨에 따라 상기 제어신호를 생성하는 제어신호 생성부, 및

상기 제어신호 생성부에서 생성된 제어신호에 따라 상기 제 1 드라이버 출력과 제 2 드라이버 출력을 프리 차지시키는 프리 차지부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 8 항에 있어서,

상기 제어신호 생성부는 상기 제 1 드라이버의 풀업 노드 레벨과 풀 다운 노드 레벨을 입력받는 제 1 낸드 게이트,

상기 제 2 드라이버의 풀업 노드 레벨과 풀 다운 노드 레벨을 입력받는 제 2 낸드 게이트,

상기 제 1 낸드 게이트의 출력과 상기 제 2 낸드 게이트의 출력을 입력받는 노아 게이트, 및

상기 노아 게이트 출력과 프리 차지 신호를 입력받아 상기 제어신호를 출력하는 제 3 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 8 항에 있어서,

상기 프리 차지부는 게이트에 상기 제어신호를 입력받고 상기 제 1 드라이버 출력단과 상기 제 2 드라이버 출력단 사이에 연결된 제 1 트랜지스터,

게이트에 상기 제어신호를 입력받고 상기 제 1 드라이버 출력단과 상기 제 2 드라이버 출력단 사이에 연결된 제 2 및 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 제 1 제어신호를 이용하여 상기 데이터 출력시 상기 프리 차지 신호로 인한 전류패스를 차단하는 입력수단; 및

상기 입력수단에서 출력된 데이터를 메모리 셀 전압레벨로 드라이빙하여 출력하며, 인에이블 타이밍을 프리 차지 신호와 다르게 한 제 2 제어신호를 이용하여 상기 드라이빙이 이루어지는 동안 프리 차지 동작이 차단되도록 하는 드라이빙 수단을 포함하는 반도체 메모리의 데이터 라이팅 장치.
제 11 항에 있어서,

상기 입력수단은 라이트 인에이블 신호에 따라 데이터를 입력받아 출력하며, 상기 제 1 제어신호를 이용하여 상기 데이터 출력시 상기 프리 차지 신호로 인한 전류패스를 차단하는 제 1 입력부, 및

상기 라이트 인에이블 신호에 따라, 반전된 데이터를 입력받아 출력하며, 상기 반전된 데이터 출력시 상기 제 1 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 제 2 입력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 12 항에 있어서,

상기 제 1 입력부는 제 1 라이트 인에이블 신호에 따라 데이터를 입력받아 저장하는 저장부, 및

상기 저장부에 저장된 데이터를 제 2 라이트 인에이블 신호에 따라 출력하며, 상기 제 1 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 3 항 또는 제 13 항에 있어서,

상기 저장부는 상기 데이터를 입력받는 인버터,

상기 인버터와 접지단 사이에 연결되어 상기 제 1 라이트 인에이블 신호를 입력받는 트랜지스터, 및

상기 인버터의 출력을 저장하기 위한 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 12 항에 있어서,

상기 제 2 입력부는 제 1 라이트 인에이블 신호에 따라 반전된 데이터를 입력받아 저장하는 저장부, 및

상기 저장부에 저장된 데이터를 제 2 라이트 인에이블 신호에 따라 출력하며, 상기 제 1 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 데이터 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 4 항 또는 제 15 항에 있어서,

상기 저장부는 반전된 데이터를 입력받는 인버터,

상기 인버터와 접지단 사이에 연결되어 상기 제 1 라이트 인에이블 신호를 입력받는 트랜지스터, 및

상기 인버터의 출력을 저장하기 위한 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 13 항 또는 제 15 항에 있어서,

상기 데이터 출력부는 게이트에 프리 차지 신호를 입력받고 전원단에 연결된 제 1 트랜지스터,

게이트에 상기 제 1 제어신호를 입력받고 상기 제 1 트랜지스터에 연결된 제 2 트랜지스터,

게이트에 상기 제 2 라이트 인에이블 신호를 입력받고 상기 제 2 트랜지스터에 연결된 제 3 트랜지스터,

게이트에 상기 저장부의 래치의 출력을 입력받고 상기 제 3 트랜지스터와 접 지단 사이에 연결된 제 4 트랜지스터, 및

상기 제 2 트랜지스터와 제 3 트랜지스터의 연결노드에 연결된 래치를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 11 항, 제 12 항, 제 13 항 또는 제 15 항 중 어느 한 항에 있어서,

상기 제 1 제어신호는 상기 제 1 라이트 인에이블 신호를 이용하여 생성한 신호임을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 11 항에 있어서,

상기 드라이빙 수단은 상기 데이터와 반전된 데이터를 풀업 노드와 풀다운 노드에 각각 입력받아 메모리 셀 전압레벨로 풀업시키거나 접지레벨로 풀다운 시키는 제 1 드라이버,

반전된 데이터와 상기 데이터를 풀업 노드와 풀다운 노드에 각각 입력받아 각각의 레벨에 따라 메모리 셀 전압 레벨로 풀업시키거나 접지레벨로 풀다운 시키는 제 2 드라이버,

상기 제 1 드라이버 및 제 2 드라이버의 풀업 및 풀다운 노드 레벨과 프리차지 신호 레벨에 따라 상기 제 2 제어신호를 생성하는 제어신호 생성부, 및

상기 제어신호 생성부에서 생성된 제 2 제어신호에 따라 상기 제 1 드라이버 출력과 제 2 드라이버 출력을 프리 차지시키는 프리 차지부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 8 항 또는 제 19 항에 있어서,

상기 제 1 드라이버는 상기 풀업 노드와 풀 다운 노드가 각각 게이트에 입력되고 전원단과 접지단 사이에 연결된 제 1 및 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 8 항 또는 제 19 항에 있어서,

상기 제 2 드라이버는 상기 풀업 노드와 풀 다운 노드가 각각 게이트에 입력되고 전원단과 접지단 사이에 연결된 제 1 및 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
제 19 항에 있어서,

상기 제어신호 생성부는 상기 제 1 드라이버의 풀업 노드 레벨과 풀 다운 노드 레벨을 입력받는 제 1 낸드 게이트,

상기 제 2 드라이버의 풀업 노드 레벨과 풀 다운 노드 레벨을 입력받는 제 2 낸드 게이트,

상기 제 1 낸드 게이트의 출력과 상기 제 2 낸드 게이트의 출력을 입력받는 노아 게이트, 및

상기 노아 게이트 출력과 프리 차지 신호를 입력받아 상기 제 2 제어신호를 출력하는 제 3 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 데이 터 라이팅 장치.
제 19 항에 있어서,

상기 프리 차지부는 게이트에 상기 제 2 제어신호를 입력받고 상기 제 1 드라이버 출력단과 상기 제 2 드라이버 출력단 사이에 연결된 제 1 트랜지스터,

게이트에 상기 제 2 제어신호를 입력받고 상기 제 1 드라이버 출력단과 상기 제 2 드라이버 출력단 사이에 연결된 제 2 및 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 장치.
데이터를 드라이빙하기 위한 드라이빙 수단, 상기 드라이빙 수단의 출력을 프리 차지 시키기 위한 프리 차지 수단을 갖는 반도체 메모리의 데이터 라이팅 방법에 있어서,

제 1 라이트 인에이블 신호에 따라 데이터를 입력받는 단계;

인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 프리 차지 신호로 인한 상기 프리 차지 수단의 전류패스를 차단하고, 제 2 라이트 인에이블 신호에 따라 상기 데이터를 출력하는 단계; 및

상기 출력된 데이터를 상기 드라이빙 수단을 이용하여 메모리 셀 전압레벨로 드라이빙하여 출력하는 단계를 포함하는 반도체 메모리의 데이터 라이팅 방법.
제 24 항에 있어서,

상기 제어신호는 상기 제 1 라이트 인에이블 신호를 이용하여 생성하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 24 항에 있어서,

상기 제어신호의 인에이블 시점은 상기 제 2 라이트 인에이블 신호의 인에이블 시점과 상기 프리 차지 신호의 디스에이블 시점에 비해 빠른 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 24 항에 있어서,

상기 제어신호를 이용하여 프리 차지 신호로 인한 전류패스를 차단하는 단계는

상기 프리 차지 신호를 입력받고 상기 프리 차지 신호의 레벨에 따라 전원을 전달하는 스위칭 소자와 연결된 제 2 스위칭 소자를 상기 제어신호의 인에이블 구간동안 오프시키는 단계임을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
데이터 및 반전된 데이터를 각각 드라이빙하기 위한 제 1 및 제 2 드라이빙 수단, 상기 제 1 및 제 2 드라이빙 수단의 출력을 프리 차지 시키기 위한 프리 차지 수단을 갖는 반도체 메모리의 데이터 라이팅 방법에 있어서,

라이트 인에이블 신호에 따라 데이터 및 반전된 데이터를 입력받아 출력하는 단계; 및

상기 출력된 데이터 및 반전된 데이터를 상기 제 1 및 제 2 드라이빙 수단을 이용하여 각각 메모리 셀 전압레벨로 드라이빙하여 출력하고, 인에이블 타이밍을 프리 차지 신호와 다르게 한 소정 제어신호를 이용하여 상기 드라이빙이 이루어지 는 동안 상기 프리 차지 수단의 동작을 중지시키는 단계를 포함하는 반도체 메모리의 데이터 라이팅 방법.
제 28 항에 있어서,

상기 제어신호는 상기 제 1 및 제 2 드라이빙 수단의 풀업 및 풀다운 노드 레벨과 프리 차지 신호 레벨에 따라 생성되는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 28 항에 있어서,

상기 소정 제어신호를 이용하여 상기 프리 차지 수단의 동작을 중지시키는 단계는

상기 제 1 및 제 2 드라이빙 수단의 풀업 및 풀다운 노드 레벨이 상기 풀업 노드 및 풀다운 노드와 각각 연결된 스위칭 소자 중 적어도 하나를 온 시키는 레벨이면 상기 제어신호를 디스에이블시켜 상기 프리 차지 수단의 동작을 중지시키는 단계임을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
데이터 및 반전된 데이터를 각각 드라이빙하기 위한 제 1 및 제 2 드라이빙 수단, 상기 제 1 및 제 2 드라이빙 수단의 출력을 프리 차지 시키기 위한 프리 차지 수단을 갖는 반도체 메모리의 데이터 라이팅 방법에 있어서,

제 1 라이트 인에이블 신호에 따라 데이터 및 반전된 데이터를 입력받는 단 계;

인에이블 타이밍을 제 1 프리 차지 신호와 다르게 한 제 1 제어신호를 이용하여 제 1 프리 차지 신호로 인한 전류패스를 차단하고, 제 2 라이트 인에이블 신호에 따라 상기 데이터 및 반전된 데이터를 출력하는 단계; 및

상기 출력된 데이터 및 반전된 데이터를 상기 제 1 및 제 2 드라이빙 수단을 이용하여 각각 메모리 셀 전압레벨로 드라이빙하여 출력하고, 인에이블 타이밍을 제 2 프리 차지 신호와 다르게 한 제 2 제어신호를 이용하여 상기 드라이빙이 이루어지는 동안 상기 프리 차지 수단의 동작을 중지시키는 단계를 포함하는 반도체 메모리의 데이터 라이팅 방법.
제 31 항에 있어서,

상기 제 1 제어신호는 상기 제 1 라이트 인에이블 신호를 이용하여 생성하는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 31 항에 있어서,

상기 제 1 제어신호의 인에이블 시점은 상기 제 2 라이트 인에이블 신호의 인에이블 시점과 상기 제 1 프리 차지 신호의 디스에이블 시점에 비해 빠른 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 31 항에 있어서,

상기 제 1 제어신호를 이용하여 상기 제 1 프리 차지 신호로 인한 전류패스를 차단하는 단계는

상기 제 1 프리 차지 신호를 입력받고 상기 제 1 프리 차지 신호의 레벨에 따라 전원을 전달하는 스위칭 소자를 상기 제 1 제어신호의 인에이블 구간동안 오프시키는 단계임을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 31 항에 있어서,

상기 제 2 제어신호는 상기 제 1 및 제 2 드라이빙 수단의 풀업 및 풀다운 노드 레벨과 제 2 프리 차지 신호 레벨에 따라 생성되는 것을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 35 항에 있어서,

상기 제 2 프리 차지 신호는 상기 제 1 프리 차지 신호를 소정시간 지연시킨 신호임을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.
제 31 항에 있어서,

상기 제 2 제어신호를 이용하여 상기 프리 차지 수단의 동작을 중지시키는 단계는

상기 제 1 및 제 2 드라이빙 수단의 풀업 및 풀다운 노드 레벨이 상기 풀업 노드 및 풀다운 노드와 각각 연결된 스위칭 소자 중 적어도 하나를 온 시키는 레벨 이면 상기 제어신호를 디스에이블시켜 상기 프리 차지 수단의 동작을 중지시키는 단계임을 특징으로 하는 반도체 메모리의 데이터 라이팅 방법.