KR19990003510A

KR19990003510A - 데이터 변환회로

Info

Publication number: KR19990003510A
Application number: KR1019970027391A
Authority: KR
Inventors: 이대원; 정철; 김윤철
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-25
Filing date: 1997-06-25
Publication date: 1999-01-15
Also published as: KR100240275B1

Abstract

본 발명은 병렬 입력 데이터를 직렬로 변환하여 출력하거나 또는 직렬 입력 데이터를 병렬로 변환하여 출력하는 것이 가능한, 반도체 소자의 양방향 데이터 변환회로에 관한 것으로서, 테스트장비의 입, 출력단의 개수를 최소화시키거나 또는 메모리소자에서 데이터를 연속적으로 출력하는 것을 가능하게 한다.

본 발명은 다수의 병렬 입/출력단자를 통해 입력되는 N비트의 병렬 데이터를 직렬 데이터로 변환하여 하나의 직렬 입/출력단자를 통해 출력하거나 또는 하나의 직렬 입/출력단자를 통해 입력되는 출렬 데이터를 병렬 데이터로 변환하여 다수개의 병렬 입/출력단자를 통해 출력하는 데이터 변환회로에 있어서, 상기 다수의 병렬 입/출력단자를 통해 외부로부터 입력되는 병렬 데이터를 유지하거나 또는 상기 다수개의 병렬 입/출력단자를 통해 외부로 출력되는 병렬 데이터를 유지하기 위한 래치부와, 제어신호에 의해, 상기 래치부로부터 인가되는 데이터를 상기 직렬 입/출력단자로 전달하거나 또는 직렬 입/출력단자로부터 인가되는 데이터를 상기 래치부로 전달하기 위한 신호전달부와, 외부로부터 인가되는 인에이블신호를 입력하여 상기 신호전달부를 제어하기 위한 제어신호를 발생하는 제어신호 발생부를 포함한다.

Description

데이터 변환회로

본 발명은 반도체 소자의 데이터 변환회로에 관한 것으로서, 보다 구체적으로는 직렬로 입력되는 데이터를 병렬로 변환하여 출력하거나 또는 병렬로 입력되는 데이터를 직렬로 변환하여 출력하는 반도체 소자의 데이터 변환회로에 관한 것이다.

여러개의 입출력단을 갖는 반도체 메모리소자를 테스트하는 데 있어서, 가장 큰 제약은 테스트장비의 입, 출력단의 개수이다. 즉, x16 개의 출력단을 갖는 소자 64개를 동시에 테스트하기 위해서는 64x16=1024 개의 입, 출력단을 가진 테스트장비가 필요하다.

그러나, 병렬-직렬 데이터 변환회로를 사용하면 댜개의 입출력단을 갖는 장비만으로도 테스트가 가능하게 된다.

이를 메모리소자에 응용하면, 여러개의 메모리셀로부터 억세스된 여러 개의 데이터를 한 개의 출력단으로 고속으로 연속적인 직렬신호로 변경시켜 내보낼 수 있고, 반대로 한 개의 입력단에서 직렬로 들어온 신호를 여러개의 메모리셀로 분산시켜 줄 수 있다.

여러개의 데이터가 병렬로 입출력될 때, 데이터에 상응하는 I/O 에 따른 드라이버, 비교기가 요구되며, 이러한 제한은 메모리 테스트시 병렬테스트 처리개수를 제약하게 된다. 이러한 제약을 벗어나기 위해서는, 직렬-병렬 데이터 변환회로를 사용하여 데이터를 직렬 또는 병렬로 변환시켜 비교기 및 드라이버의 개수를 최소화하여야 한다.

또한 병렬로 억세스된 소자 내부의 데이터를 고속으로 외부로 직렬 출력하는 시켜 주기 위한 인터페이스카드가 요구되기 때문에 경계적 손실이 따르는 문제점이 있다.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 병렬 입력 데이터를 직렬로 변환하여 출력하거나 또는 직렬 입력 데이터를 병렬로 변환하여 출력하는 것이 가능한, 반도체 소자의 양방향 데이터 변환회로를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 반도체 소자의 테스트시 테스트장비의 입, 출력단의 개수를 최소화시키거나 또는 데이터를 연속적으로 출력하는 것이 가능한 반도체소자의 양방향 데이터 변환회로를 제공하는 데 그 목적이 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 데이터변환회로의 블럭도,

도 2는 도 1의 반도체 장치의 데이터 변환회로의 상세회로도,

도 3a - 도 3f 는 도 2의 데이터 변환회로에 있어서, 병렬 입/출력단자를 통해 전달되는 병렬 데이터를 나타낸 도면,

도 4는 도 2의 데이터 변환회로에 있어서, 직렬 입/출력단자를 통해 전달되는 직렬 데이터를 나타낸 도면,

* 도면의 주요부분에 대한 부호의 설명

100 : 래치부 200 : 신호 전달부

300 : 제어신호 발생부 110-1No : 제1 내지 제N 래치수단

210-2N0 : 제1 내지 제 N전달수단

310-3N0 : 제1 내지 제N신호발생수단

31I/ - 3NI/ : 제I/ 내지 제N인에이블신호 발생수단

312-3N2 : 제1 내지 제N디스에이블신호 발생수단

I11-I1N, I2I/-I2N, I31-I3M : 인버터

P21-P2N : PMOS 트랜지스터

N31-N3N : NMOS 트랜지스터

상기 목적을 달성하기 위하여, 본 발명은 다수개의 병렬 입/출력단자를 통해 입력되는 N비트의 병렬 데이터를 직렬 데이터로 변환하여 하나의 직렬 입/출력단자를 통해 출력하거나 또는 하나의 직렬 입/출력단자를 통해 입력되는 직렬 데이터를 병렬 데이터로 변환하여 다수개의 병렬 입/출력단자를 통해 출력하는 데이터 변환회로에 있어서, 상기 다수개의 병렬 입/출력단자를 통해 외부로부터 입력되는 병렬 데이터를 유지하거나 또는 상기 다수개의 병렬 입/출력단자를 통해 외부로 출력되는 병렬 데이터를 유지하기 위한 래치부와, 제어신호에 의해, 상기 래치부로부터 인가되는 데이터를 상기 직렬 입/출력단자를 전달하거나 또는 직렬 입/출력단자로부터 인가되는 데이터를 상기 래치부로 전달하기 위한 신호전달부와, 외부로부터 인가되는 인에이블신호를 입력하여 상기 신호전달부롤 제어하기 위한 제어신호를 발생하는 제어신호 발생부를 포함하는 것을 특징으로 한다.

본 발명의 실시예에 따른 데이터 변환회로에 있어서, 상기 래치부는 상기 병렬 입/출력단자로부터 인가되는 병렬 데이터 또는 또는 상기 신호전달부로부터 인가되는 직렬 데이터중 해당하는 1 비트의 데이터를 각각 래치시키기 위한 다수의 래치수단으로 이루어진다. 상기 래치부의 각 래치수단은 각 병렬 입/출력단자와 신호전달부사이에 입력과 출력이 서로 연결된 1쌍의 인버터로 구성되는 것을 특징으로한다.

본 발명의 실시예에 따른 데이터 변환회로에 있어서, 상기 신호전달부는 상기 래치부와 직렬 입/출력단자사이에 각각 연결되어, 상기 래치부로부터의 데이터를 직렬 입/출력단자로 인가하거나, 또는 직렬 입/출력단자로부터 인가되는 데이터를 래치부로 인가하기 위한 다수의 전달수단으로 이루어진다. 상기 신호 전달부에 있어서, 각 전달수단은 상기 래치부와 직렬 입/출력단자사이에 연결되고 게이트에 제어신호가 인가되는 PMOS 트랜지스터로 구성되는 것을 특징으로 한다.

본 발명의 실시예에 따른 데이터 변환회로에 있어서, 상기 제어신호 발생부는 외부로부터 인가되는 인에이블신호를 입력하여 상기 신호전달부에 제어신호를 순차적으로 발생하는 다수의 신호발생수단으로 이루어진다. 상기 제어신호 발생부의 각 신호 발생수단은 상기 외부 인에이블신호를 입력하여 딜레이시키고, 딜레이된 인에이블 신호를 상기 신호 전달부를 인에이블시키기 위한 제어신호로서 상기 전달부 출력하는 다수의 인에이블신호 발생수단과, 상기 각 인에이블신호 발생수단으로부터 출력되는 인에이블신호를 각각 입력하여 반전시키고, 반전된 신호를 상기 신호전달부를 디스에이블시키기 위한 제어신호로서 상기 신호전달부로 출력하는 디스에이블신호 발생수단으로 이루어지는 것을 특징으로 한다.

본 발명의 실시예에 따른 데이터 변환회로에 있어서, 상기 각 신호 발생수단중 각 인에이블신호 발생수단은 외부로부터 인가되는 인에이블신호를 입력하여 소정시간동안 딜레이시키고 딜레이된 인어이블신호를 출력하는 제어신호로서 상기 신호전달부로 출력하는 딜레이수단으로 구성된다. 상기 각 인에이블신호 발생수단은 딜레이수단으로서 홀수개의 인버터로 구성되고, 딜레이수단은 전단의 딜레이수단보다 2개 인버터의 딜레이시간만큼 딜레이된 인에이블신호를 발생하는 것을 특징으로 한다.

본 발명의 실시예에 따른 데이터 변환회로에 있어서, 각 신호 발생수단중 각 디스에이블신호 발생수단은 상기 각 인에이블신호 발생수단으로부터 출력되는 인에이블신호를 입력하여 소정시간동안 딜레이시키는 인버터와, 게이트에 인가되는 상기 각 인버터의 출력에 의해 구동되어 디스에이블신호를 제어신호로서 출력하는 NMOS 트랜지스터로서 구성되는 것을 특징으로 한다.

본 발명의 실시예에 따른 데이터 변환회로에 있어서, 병렬 데이터를 직렬 데이터로 변환하거나 또는 직렬 데이터를 병렬로 변환하는 경우에는, 외부 인에이블신호는 한 번 인가되어 N비트 데이터가 순차적으로 출력될 때까지 유지되는 것을 특징으로 한다.

[실시예]

이하, 첨부된 도면에 의하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 데이터 변환회로의 블록도를 도시한 것이고, 도 2는 도 I/의 상세회로도를 도시한 것이다.

도 1 및 도 2를 참조하면, 데이터 변환회로는 병렬 입/출력단자(PI/OI/-PI/ON)를 통해 외부로부터 병렬로 입력되는 데이터 또는 병렬 입/출력단자(I/O1-I/ON)를 통해 병렬로 출력되는 데이터를 유지하기 위한 래치부(100)와, 제어신호(ICS)에 의해, 상기 래치부(100)로부터 인가되는 데이터를 단일 직렬 입/출력단자(SI/O)로 전달하거나 또는 직렬 입/출력단자(SI/O)로부터 인가되는 데이터를 래치부(100)로 전달하기 위한 신호전달부(200)와, 외부로부터 인가되는 인에이블신호(SE)를 입력하여 상기 신호전달부(200)를 제어하기 위한 제어신호(ICS)를 발생하는 제어신호 발생부(300)를 포함한다.

상기 래치부(100)는 병렬 입/출력단자(PI/O1-PI/ON)로부터 인가되는 N 비트 데이터 또는 상기 전달수단(200)으로부터 인가되는 N 비트 데이터중 해당하는 1비트의 데이터를 각각 래치시키기 위한 N 래치수단(110-1N0)으로 이루어진다. 각 래치수단(110-1N0)은 각 병렬 입/출력단자(PI/O1-PI/ON)와 신호전달부(200)사이에 입력과 출력이 연결된 1쌍의 인버터(I11, I21)-(I1N, I2N)로 구성되어, 병렬 입/출력단자(PI/O1-PI/ON)를 통해 외부로부터 병렬로 입력되는 데이터를 유지하거나 또는 신호전달부(200)로부터 인가되는 데이터를 유지시켜준다.

상기 신호전달부(200)는 상기 래치부(100)의 각 래치수단(110-1N0)과 직렬입/출력단자(SI/O)사이에 각각 연결되어, 상기 래치부(100)의 각 래치수단(110 -1N0)으로부터의 데이터를 직렬 입/출력단자(SI/O)로 인가하거나, 또는 직렬 입/출력단자(SI/O)로부터 인가되는 1비트 데이더를 각 래치수단(110-1N0)으로 순차 인가하기 위한 N 전달수단(210-2N0)으로 이루어진다.

상기 신호 전달부(200)에 있어서, 각 전달수단(210-2N0)은 상기 각 래치수단(110-1N0)과 직렬 입/출력단자(SI/O)사이에 연결되고 게이트에 각 내부 제어신호(ICS1-ICSN)가 인가되는 PMOS 트랜지스터(P21 - P2N)로 구성된다.

상기 제어신호 발생부(300)는 외부로부터 인가되는 인에이블신호(SE)를 입력하여 상기 신호전달부(200)의 각 전달수단(210 - 2N0)에 각각의 제어신호(ICS1 -ICSN)을 순차적으로 발생하는 N개의 신호발생수단(310 - 3N0)으로 이루어진다.

각 신호 발생수단(310-3N0)은 상기 외부 인에이블신호(SE)를 입력하여 딜레이시키고, 딜레이된 인에이블신호(SE1 - SEN)를 상기 전달수단(210-2N0)을 인에이블시키기 위한 제어신호(ICS1-ICSN)로서 각 전달수단(210-2N0)으로 각각 출력하는 인에이블신호 발생수단(311-3N1)과, 상기 각 인에이블신호 발생수단(311-3N1)으로부터 출력되는 인에이블신호(SE1-SEN)를 각각 입력하여 반전시키고, 반전된 신호(DIS1-DISN)를 상기 전달수단(210 - 2N0)을 디스에이블시키기 위한 제어신호(ICS1-ICSN)로서 각 전달수단(210-2N0)으로 각각 출력하는 디스에이블신호 발생수단(312-3N2)으로 이루어진다.

각 신호 발생수단(310-3N0)중 각 인에이블신호 발생수단(311-3N1)은 외부로부터 인가되는 인에이블신호(SE)를 입력하여 소정시간동안 딜레이시키고 딜레이된 인에이블신호(SE1-SEN)를 출력하는 다수개의 인버터(I31), (I32 - I34), (I35-I3N)으로 구성된다. 이때, 각 인에이블신호 발생수단(311 - 3N1)은 홀수개의 인버터로 구성되어, 제1인에이블신호 발생수단(311)으로부터 제N인에이블신호 발생수단(3N1)까지 일정간격만큼 딜레이되어 인에이블신호가 발생되어지는데, 딜레이되는 시간간격은 2개의 인버터를 통한 딜레이시간을 의미한다.

각 신호 발생수단(310-3N0)중 각 디스에이블신호 발생수단(312-3N2)은 상기 각 인에이블신호 발생수단(311-3N1)으로부터 출력되는 인에이블신호 (SE1-SEN)를 입력하여 소정시간동안 딜레이시키는 인버터(I41-I4N)와, 게이트에 인가되는 상기 각 인버터(I41-I4N)의 출력에 의해 구동되어 디스에이블신호(DIS1-DISN)를 제어신호(ICS1-ICSN)로서 출력하는 NMOS 트랜지스터(N31-N3N)으로 구성된다.

상기한 바와같은 구성을 갖는 본 발명의 데이터 변환회로의 동작을 설명하면 다음과 같다.

먼저, 병렬 입/출력단자(PI/O1-PI/ON)를 통해 병렬로 입력되는 N 비트 데이터를 직렬로 변환하여 직렬 입/출력단자(SI/O)를 통해 1비트씩 순차 출력하는 경우의 동작을 도 3 및 도 4를 참조하여 설명한다.

병렬 입/출력단자(PI/O1-PI/ON)를 통해 N 비트 데이터가 병렬로 입력되면 병렬 입 출력단자(PI/O1-PI/ON)를 통해 입력된 N 비트 데이터는 래치부(100)에 인가되어 각 래치수단(110-1N0)에 1비트씩 래치된다.

래치부(100)에 N비트 데이터가 래치된 후 외부로부터 하이상태의 인에이블신호(SE)가 제어신호 발생부(300)로 인가되면, 제어신호 발생부(300)의 각 신호 발생수단에 외부 제어신호(SE)가 인가되게 된다.

각 신호 발생수단(310-3N0)의 인에이블신호 발생수단(311 - 3N1)중 제1인에이블신호 발생수단(311)은 외부 제어신호(SE)를 인버터(I31)를 통해 반전 딜레이시키고 딜레이된 인에이블신호(SE1)를 신호전달수단(200)의 제1전달수단(210)으로 인가 한다.

제1전달수단(210)은 제1인에이블신호 발생수단(310)으로부터 제어신호(ICS)로서 인가되는 인에이블신호(SE1)에 의해 PMOS 트랜지스터(P21)가 턴온되어 제1래치수단(210)에 래치된 N비트 데이터중 제1비트가 직렬 입/출력단자(SI/O)를 통해 출력된다.

N비트 데이터중 제1비트가 출력된 후, 인에이블신호 발생수단(311 - 3N1)중제2인에이블신호 발생수단(321)이 외부 제어신호(SE)를 인버터(I32-I33)를 통해 반전 딜레이시키고 딜레이된 인에이블신호(SE2)를 신호전달부(200)의 제2전달수단(220)으로 인가한다. 제2전달수단(220)은 제2인에이블신호 발생수단(320)으로부터 제어신호(ICS)로서 인가되는 인에이블신호(SE2)에 의해 PMOS 트랜지스터(P22)가 턴온되어 이때, 제1제어신호 발생수단(310)중 디스에이블신호 발생수단(312)은 제1인에이블신호 발생수단(311)으로부터 인가되는 인에이블신호(SE1)를 인버터(I41)를 통해반전 딜레이시키고, 인버터(I41)의 출력신호에 의해 IOS 트랜지스터(N31)가 턴온되어 전원전압(VDD)의 하이상태신호가 디스에이블신호(DIS1)로서 제1전달수단(210)에 인가된다.

제1전달수단(210)의 PMOS 트랜지스터(P21)는 제어신호(ICS)로서 인가되는 하이상태의 디스에이블신호(DIS1)에 의해 턴오프된다. 이때, 인버터(I41)를 통해 출력되는 펄스의 폭은 인버터의 지연 시간에 의존한다.

따라서 N 비트 데이터중 제2래치수단(220)에 래치된 그 다음 비트만이 직렬 입/출력단자(SI/O)를 통해 출력된다.

이와같이 외부 인에이블신호(SE)를 입력하여 인에이블신호 발생수단(311-3N1)을 통해 순차적으로 인에이블신화(SE1-SEN)를 발생하여, 전달수단(210-2N0)을 순차적으로 구동시켜 줌으로써 병렬 입/출력단자(PI/O1-PI/ON)를 통해 인가 되는 도 3A 내지 도 3F와 같은 N 비트 병렬 데이터를 직렬로 변환하여 직렬 입/출력단자(SI/O)를 통해 도 4와 같이 순차적으로 출력하는 것이 가능하다.

본 발명의 실시예에서는 외부 인에이블신호(SE)를 입력하여 딜레이된 인에이블신호를 발생하는 인에이블신호 발생수단(211-2N1)을 구성함에 있어서, 전단의 딜레이수단으로부터 출력되는 인에이블신호보다 인버터 2배 만큼의 시간지연후 출력되도록 구성하였다.

다음, 직렬 입·출력단자(SI/O)를 통해 1비트씩 순차 입력되는 N 비트 직렬데이터를 병렬로 변환하여 병렬 입/출력단자(PI/O1-PI/ON)를 통해 N비트 데이터를 동시에 출력하는 경우의 동작을 도 3 및 도 4를 참조하여 설명한다.

직렬 데이터를 병렬 데이터로 변환하여 출력하는 경우에는, 외부 인에이블신호(SE)에 동기되어 N 비트 데이터를 직렬 입/출력단자(SI/O)를 통해 1비트씩 순차입력한다.

도 4의 N비트 직렬 데이터중 첫 번째 1 비트 데이터가 외부 인에이블신호(SE)에 의해 동기되어 직렬 입/출력단자(SI/O)를 통해 입력되면, 이 데이터는 신호전달부(200)의 각 전달수단(210-2N0)중 제N전달수단(2N0)로 인가되고, 외부 인에이블신호(SE)는 제어신호 발생부(300)의 인에이블신호 발생수단(311-3N1)중 제N인에이블신호 발생수단(3N1)에 인가되어 소정시간동안 딜레이된다.

이와 같이 1비트씩 데이터가 외부 인에이블신호(SE)에 의해 동기되어 순차입력되어 최종 1비트 데이터가 입력되면, 이 데이터는 제1전달수단(211)에 인가되고, 외부 인에이블신호(SE)는 제1인에이블신호 발생수단(311)을 통해 딜레이되어 제1제어신호(ICS1)로서 ENA1 가 출력된다. 이때, ENA1 가 출력될 때 상기 제2내지 제N인에이블신호 발생수단(321-3N1)으로부터 ENA2-ENAN 가 동시에 출력되어 신호 전달부(200)의 제1내지 제N전달수단(210-2N0)가 동시에 턴온되어 N 비트 데이터가 동시에 래치부(100)의 제1 내지 제N래치수단(110-1N0)에 래치됨과 동시에 병렬 입/출력단자(PI/O1-PI/ON)를 통해 동시에 출력되어진다.

상기에서 설명한 바와같이, 제N인에이블신호 발생수단(3N1)은 전단의 인에이블신호 발생수단에 비하여 2개의 인버터의 딜레이 시간만큼 지연되므로, 제N전달수단(2N0)으로 처음 1비트 데이터가 입력된 후 순차적으로 I/ 비트 데이터가 입력되어 최종 1비트 데이터가 제1전달수단(210)으로 입력될 때까지 제1 내지 제N디스에이블신호 발생수단(312-3N2)은 디스에이블신호(DIS1-DISN)를 발생한다. 따라서, 이전에 인가된 데이터는 신호 전달부(200)를 통해 래치부(100)로 전달되지 않는다.

이어서, 최종 1비트 데이터가 입력되면 제1 내지 제N인에이블신호 발생수단(311-3N1)은 동시에 ENA1-ENAN 를 발생하여 동시에 제1 내지 제N전달수단(211-2NI/)을 구동시켜 N비트 데이터를 병렬로 출력하는 것이 가능하다.

N비트 데이터가 병렬로 출력된 다음 디스에이블신호 발생수단(312-3N2)은 동시에 디스에이블신호(DIS1-DISN)를 발생하여 다시 N 비트 데이터가 직렬 입/출력단자(SI/O)에 입력될 때까지 전달부(200)의 전달수단(211-2N1)을 디스에이블시키게 된다.

본 발명의 실시예에서는, 병렬 데이터를 직렬 데이터 또는 직렬 데이터를 병렬로 변환하는 경우에는, 한 번만 외부 인에이블신호가 인가되어 N 비트 데이터가 순차적으로 출력될 때까지 유지된다.

상기한 바와같은 본 발명에 따르면, 병렬 입/출력단자를 통해 인가되는 병렬 데이터를 직렬로 변환하여 출력하거나 또는 직렬 입/출력 단자를 통해 인가되는 직렬 데이터를 병렬로 변환하여 출력하는 것이 간단한 회로를 이용하여 가능한 이점이 있다. 따라서, 상기의 데이터 변환회로를 데스트장비에 이용시 테스트장비의 입출력단자를 감소시킬 수 있는 이점이 있다.

또한, 본 발명의 데이터 변환회로는 여러개의 내부 억세스된 데이터를 메모리소자이 외부로 한 개의 입출력단을 이용하여 연속적으로 입출력시키는 회로에도 적용가능하다.

Claims

다수개의 병렬 입/출력단자를 통해 입력되는 N비트의 병렬 데이터를 직렬데이터로 변환하여 하나의 직렬 입/출력단자를 통해 출력하거나 또는 하나의 직렬 입/출력단자를 통해 입력되는 직렬 데이터를 병렬 데이터로 변환하여 다수개의 병렬 입/출력단자를 통해 출력하는 데이터 변환회로에 있어서, 상기 다수개의 병렬 입/출력단자를 통해 외부로부터 입력되는 병렬 데이터를 유지하거나 또는 상기 다수개의 병렬 입/출력단자를 통해 외부로 출력되는 병렬 데이터를 유지하기 위한 래치부와, 제어신호에 의해, 상기 래치부로부터 인가되는 데이터를 상기 직렬 입/출력단자로 전달하거나 또는 직렬 입/출력단자로부터 인가되는 데이터를 상기 래치부로 전달하기 위한 신호전달부와, 외부로부터 인가되는 인에이블신호를 입력하여 상기 신호전달부를 제어하기 위한 제어신호를 발생하는 제어신호 발생부를 포함하는 것을 특징으로 하는 데이터 변환회로.
제1항에 있어서, 상기 래치부는 상기 병렬 입/출력단자로부터 인가되는 병렬데이터 또는 또는 상기 신호전달부로부터 인가되는 직렬 데이터중 해당하는 1비트의 데이터를 각각 래치시키기 위한 다수의 래치수단으로 이루어지는 것을 특징으로 하는 데이터 변환회로.
제2항에 있어서, 각 래치수단은 각 병렬 입/출력단자와 신호 전달부사이에 입력과 출력이 서로 연결된 1쌍의 인버터로 구성되는 것을 특징으로 하는 데이타 변환회로.
제1항에 있어서, 상기 신호전달부는 상기 래치부와 직렬 입/출력단자사이에 각각 연결되어, 상기 래치부로부터의 데이터를 직렬 입/출력단자로 인가하거나, 또는 직렬 입/출력단자로부터 인가되는 데이터를 래치부로 인가하기 위한 다수의 전달수단으로 이루어지는 것을 특징으로 하는 데이터 변환회로.
제4항에 있어서, 상기 신호 전달부에 있어서, 각 전달수단은 상기 래치부와 직렬 입/출력단자사이에 연결되고 게이트에 제어신호가 인가되는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 데이터 변환회로.
제1항에 있어서, 상기 제어신호 발생부는 외부로부터 인가되는 인에이블신호를 입력하여 상기 신호전달부에 제어신호를 순차적으로 발생하는 다수의 신호발생수단으로 이루어지는 것을 특징으로 하는 데이터 변환회로.
제6항에 있어서, 각 신호 발생수단은 상기 외부 인에이블신호를 입력하여 딜레이시키고, 딜레이된 인에이블신호를 상기 신호 전달부를 인에이블시키기 위한 제어신호로서 상기 전달부 출력하는 다수의 인에이블신호 발생수단과, 상기 각 인에이블신호 발생수단으로부터 출력되는 인에이블신호를 각각 입력하여 반전시키고, 반전된 신호를 상기 신호전달부를 디스에이블시키기 위한 제어신호로서 상기 신호전달부로 출력하는 디스에이블신호 발생수단으로 이루어지는 것을 특징으로 하는 데이터 변환회로.
제7항에 있어서, 상기 각 신호 발생수단중 각 인에이블신호 발생수단은 외부로부터 인가되는 인에이블신호를 입력하여 소정시간동안 딜레이시키고 딜레이된 인에이블신호를 출력하는 제어신호로서 상기 신호전달부로 출력하는 딜레이수단으로 구성되는 것을 특징으로 하는 데이터 변환회로.
제8항에 있어서, 상기 각 인에이블신호 발생수단은 딜레이수단으로서 홀수개의 인버터로 구성되는 것을 특징으로 하는 데이터 변환회로.
제8항에 있어서, 상기 각 인에이블신호 발생수단에 있어서, 딜레이수단은 전단의 딜레이수단보다 2개 인버터의 딜레이시간만큼 딜레이된 인에이블신호를 발생하는 것을 특징으로 하는 데이터 변환회로.
제7항에 있어서, 각 신호 발생수단중 각 디스에이블신호 발생수단은 상기 각 인에이블신호 발생수단으로부터 출력되는 인에이블신호를 입력하여 소정시간동안 딜레이시키는 인버터와, 게이트에 인가되는 상기 각 인버터의 출력에 의해 구동되어 디스에이블신호를 제어신호로서 출력하는 NMOS 트랜지스터로서 구성되는 것을 특징으로 하는 데이터 변환회로.
제1항에 있어서, 병렬 데이터를 직력 데이터로 변환하는 경우에는, 외부 인에이블신호는 한번 인간되어 N비트 데이터가 순차적으로 출력될 때까지 유지되는 것을 특징으로 하는 데이터 변환회로.