JP2005507602A - 受信機処理システム - Google Patents
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Abstract
【課題】マルチプレクサを介して部分相関器モジュールの1つの入力に接続された2つのプログラマブル拡散シーケンスブロックを含むレイク受信機処理システムを提供する。
【解決手段】部分相関器モジュールの第2の入力は複数の遅延IQサンプルのうちの1つの選択を可能とするため第2のマルチプレクサ234に接続される。複数のスクランブルコード発生器202の1つから入力の選択を可能とするため、複数のスクランブルコード202がスクランブルコード発生器208に接続され、各拡散シーケンスブロック224、226が、対応マルチプレクサ220,222を備えている。複数のレジスタ242は、プロセッサ260による制御の下、レイク受信機の適応構成を可能にする。システムは、受信チャネル状態および要求データレートにしたがって、ハードウェアリソースの時間多重化及び/又は再割り当を可能にする。
【解決手段】部分相関器モジュールの第2の入力は複数の遅延IQサンプルのうちの1つの選択を可能とするため第2のマルチプレクサ234に接続される。複数のスクランブルコード発生器202の1つから入力の選択を可能とするため、複数のスクランブルコード202がスクランブルコード発生器208に接続され、各拡散シーケンスブロック224、226が、対応マルチプレクサ220,222を備えている。複数のレジスタ242は、プロセッサ260による制御の下、レイク受信機の適応構成を可能にする。システムは、受信チャネル状態および要求データレートにしたがって、ハードウェアリソースの時間多重化及び/又は再割り当を可能にする。
Description
【技術分野】
【0001】
本発明は、拡散スペクトル受信機、特にレイク受信機に関する。本発明は、3G移動電話機システムに対応している。
【背景技術】
【0002】
第三世代移動電話機ネットワークは、移動局と基地局との間の無線インターフェースを通して通信するCDMA(符号分割多元接続)拡散スペクトル信号を利用している。3GネットワークはUMIT(ユニバーサル移動遠隔通信システム)ネットワークとして知られ、UMITは、第三世代パートナーシッププロジェクト(3GPP、3GPP2)により製造される標準規格の対象である。3GPPおよび3GPP2に関する技術仕様は、www.3gpp.org.で見つけることができ、参照によりここに組み込まれる。
【0003】
CDMA拡散スペクトル通信システムにおいてベースバンド信号は、rf搬送波を変調する前に非常に高いビットレート(チップレートとして参照される)の擬似ランダム拡散シーケンスと混合されることによって拡散する。受信機では、受信信号と擬似ランダム拡散シーケンスとを相関器に供給し、同期が達成されるまで一方が他方を通過させることによりベースバンド信号が回復される。一度符号の同期が得られると、それは入力信号が拡散シーケンスに対して進んでいるか遅れているかを検出し、その変化を補償するアーリレイトトラッキングループ(early-late tracking loop)のような符号トラッキングループにより維持される。
【0004】
このようなシステムは、初期擬似ランダム拡散シーケンスが知られているときに限り、ベースバンド信号が回復できる符号分割多重として説明されている。スペクトル拡散通信システムは、異なる拡散シーケンスを有する多くの送信機の全てがrfスペクトルの同一部分を使用することを可能にするのであり、受信機は適切な拡散シーケンスを選択することによって所望の信号を受信する。
【0005】
スペクトル拡散移動電話機システムの一例である、インテリムスタンダード95(IS−95)は、ウォルシュ関数により生成される64個の直交拡散シーケンスを有する。理論的には、これによりスペクトルの所定の部分の中で最大64人の同時ユーザが可能となるが、これは、特に移動電話機ネットワークの異なるセルにおけるユーザ間の干渉のため必ずしも十分ではない。したがって、拡散シーケンスと組み合わされ、スクランブル符号として知られる第2の擬似ランダムシーケンスを用いて、ベースバンド信号がさらにスクランブルされる。
【0006】
スペクトル拡散システムの1つの利点は、マルチパスフェージングの影響を比較的受けにくいという点である。マルチパスフェージングは、送信機から受信機への信号が2つ以上の異なる経路をとるときに生じ、これにより2つ以上の種類の信号が異なる時間で受信機に到達し互いに干渉し合う。これは一般的に受信機または送信機が移動しているとき時間と共に変化できる櫛状周波数応答を生成する。拡散スペクトル信号は比較的広帯域を占めているので、櫛のヌルによって影響され難い。さらに、受信機が機能する方向によって受信機はマルチパスコンポーネントの1つのみに、通常は最も強いダイレクト信号のみに同期する。しかしながら、付加的な相関器により、受信機が各マルチパスコンポーネントに別々に同期でき、その結果を組み合わせて、ビット誤り率に対して改善された信号雑音比を提供できることが認められる。レイク受信機はこの機能を果たす。
【0007】
図1(A)は、一般的なレイク受信機10の主な構成要素を示す。相関器12の帯域は、この例では3つの相関器12a、12b、12cを有し、それぞれが入力14からCDMA信号を受信する。相関器はレイクのフィンガーとして知られており、示されている例ではレイクは3つのフィンガーを持っている。CDMA信号は、ベースバンドに、またはIF(中間周波数)にあってもよい。各相関器は他のマルチパス成分に対して少なくとも1つのチップだけ遅延する別のマルチパス成分に同期する。品質コスト/複雑さのトレードオフに従ってより多くまたはより少なく相関器を設けることができる。全ての相関器の出力は合成器16へ送られる。合成器16は重み和で、一般的により強い信号にはより大きな重みを与えて前記出力を加算する。重み付けは、一般的なアルゴリズムにしたがって、相関の前後の信号強度に基づいて決定されてもよい。その後、合成信号は弁別器18に与えられる。弁別器18は、ビットが1か0かについての決定をなし、ベースバンド出力を提供する。弁別器は、付加的なフィルタリング、積分、あるいは他の処理を含んでいてもよい。レイク受信機10は、ハードウェアかソフトウェア、あるいは両者の混在で実現されてもよい。
【0008】
一般的なレイク受信機において、機能ブロックの構成は、予め定められたワイヤレスシステムおよび、例えばアーリレートコードトラッキング(early-late code tracking)のようなレイクフィンガーアルゴリズムをサポートするために固定される。このような固定された設計は一般的には1つの特定のワイヤレスシステム構成での使用に適するのみであるので主な原因においてこれには多くの欠点がある。この場合でも、トラッキング相関器のような幾つかの機能がある動作条件下で冗長となる可能性があるので受信機ハードウエアを非能率に使用するかもしれない。しかしながら3GPPおよび3GPP2の仕様は、多くの異なるデータレートおよび物理チャネルを持つ非常に多くの動作構成を可能にする。この3Gシステムの側面に対する初期の設計は、設計の複雑さを最小にするようにこれらの要求のサブセットを実現するために選ばれ、フルセットの要求がサポートされることになれば重大な再設計が要求される。レイク受信機の設計に対して通常のアプローチが採用されるのであれば、システムが例えば良好チャネル状態における多数のマルチレートチャネルや非常に悪いチャネル状態における低データレートのような要求仕様の両極端を受け入れることができる必要があるので全体的な複雑さが非常に大きくなる。
【0009】
米国特許第6,259,720号は、フィルタリング、拡散、逆拡散、レイクフィルタリング、およびイコライゼーションのような信号処理機能を実行するためのデジタル信号処理システムアーキテクチャについて説明している。それぞれが逆拡散、フィルタ、およびデシメート機能を持つ8つの別個のカスケード化処理ブロックが設けられ、これによりDSPシステムは1つの大きなフィルタかフィルタリングの組み合わせのいずれかを提供するために使用できる。‘720号特許に記載されているアーキテクチャは、フィルタリング及び関連する動作を実行するために有効であるが、より一般的でフレキシブルなレイクアーキテクチャの必要性は依然として存在する。米国特許第5,365,549号は、複素信号相関器について説明している。これは実数および虚数(IおよびQ)成分を持つ相関器であり、この相関器では乗算器は相関されるべき信号の相対的な回転を採用することによって加算器と置き換えられる。
【発明の開示】
【発明が解決しようとする課題】
【0010】
これらの一般的な設計を鑑みて、3GPPおよび3GPP2に規定された所望範囲の要求をサポートするためにマルチスタンダードレイク受信機のフレキシブルアーキテクチャの必要性がある。
【課題を解決するための手段】
【0011】
したがって、第1の局面において本発明は、拡散スペクトル入力と、第1の拡散シーケンス出力を有する第1のプログラマブルシーケンス発生器と、第2の拡散シーケンス出力を有する第2のプログラマブル拡散シーケンス発生器と、第1および第2の拡散シーケンス発生器の出力に結合された第1および第2の入力および出力を有し、前記第1および第2拡散シーケンスの1つを選択的に前記出力に与えるマルチプレクサとを具備する拡散スペクトル受信機の相関器、並びに拡散スペクトル入力に結合された第1の入力と、マルチプレクサの出力に結合された第2の入力とを有し、相関結果を出す出力を有する相関器モジュールを提供する。
【0012】
相関器モジュールと選択的に結合可能な2つ(またはそれ以上)のプログラマブル拡散シーケンス発生器を設けることにより、相関器は、相関器モジュールリソースの再割当てによって2つ以上の別個のタスクを実行するようプログラムできる。また、この構成は、実数および虚数相関のような単一の結果に対して部分相関計算を行うか、別個の信号または信号成分を識別する別個の相関計算を行うかのいずれかのために相関器に時間多重化を可能にする。このように相関器は、多重ワイヤレスシステムおよび/または多重アルゴリズム並びに適応アルゴリズムサポートするために使用される。それは、ハードウェアがシリコンで実施された後に生産者は受信機の設計を変更することも可能にし、これによりソフトウェア無線機(※)を提供できる。例えば相関器がレイク受信機に組み込まれている場合、受信機はチャネル受信度にしたがってレイクフィンガーの数を変えるよう改作できる。相関器によって得られる別の利点は、そのアーキテクチャのスケーラビリティである。相関器の構成要素は、ハードウェアまたはソフトウェア、あるいはその両方で実現されてもよい。
【0013】
本発明はさらに、単一の相関器モジュールで構成される相関器を使用して複数の論理相関器を供給する方法を提供する。この方法は、複数の論理相関器用の複数のプログラマブル拡散シーケンス発生器を準備し、単一相関器モジュールに拡散スペクトル入力信号を供給し、第1の論理相関器を得るために拡散シーケンス発生器の1つを単一相関器モジュールに選択的に結合するよう相関器をプログラミングし、第1の論理相関器を用いて相関動作を実行し、1つ以上の別の論理相関器を提供するためにプログラミングを繰り返し、相関ステップを行うことから成る。
【0014】
論理相関器は、レイク受信機のような受信機を再構成するか、複数の時間多重化部分相関を提供するか、あるいは例えば、レイク受信機の異なるフィンガーのための複数の別個の論理相関器を提供する時間多重化相関演算を提供するために設けられてもよい。
【0015】
他の局面において、本発明は、プロセッサと、プロセッサに結合したプログラムメモリと、時間多重化可能な相関器とを含む拡散スペクトル受信機を提供する。この相関器は、拡散スペクトルの入力と;拡散シーケンスの入力と;スペクトルの入力に結合した第1の入力および拡散シーケンスの入力に結合した第2の入力を有し、相関結果を提供するための出力を有する相関器モジュールと;相関器の動作モードを構成する少なくとも1つの制御レジスタとにより構成される。プログラムメモリはプロセッサ実行可能インストラクションを格納し、これらインストラクションは複数の値を少なくとも1つの制御レジスタに書き込み、対応する複数の時間多重化論理相関演算を提供するため相関器を制御する。
【0016】
相関器モジュールは、異なる値を少なくとも1つの制御レジスタに順次書き込むことによって異なる相関演算を実行するよう構成されてもよく、または相関器の構成を特定する1セットの値が初期化ステップにおいて書き込まれてもよく、その後相関器は異なる構成を介して自動的に循環してもよい。
【0017】
関連局面において、本発明は多重相関器を具備する拡散スペクトル受信機を実現する方法も提供する。この方法は、相関器の動作モードを構成する少なくとも1つの制御レジスタを含むプログラマブル相関器を準備し、複数の論理相関器を提供するためプログラマブル相関器を構成するデータを、少なくとも1つの制御レジスタに書き込み、多重相関器用の複数の論理相関器を提供するプログラマブル相関器を時間多重することを含む。
【0018】
本発明はさらに、拡散スペクトル受信機アーキテクチャを提供する。このアーキテクチャは、サンプル化入力信号を生成する入力信号サンプラと、入力信号サンプラに結合され、異なる相対遅延を有する1セットの遅延サンプル信号を生成する入力信号遅延手段と、拡散シーケンス信号を生成する拡散シーケンス発生器と、拡散シーケンス発生器に結合され、異なる相対遅延を有する1セットの遅延拡散シーケンス信号を生成する拡散シーケンス遅延手段と、第1および第2の入力と、第1および第2の入力で受信された信号間の相関に基づく出力とを有する相関器と、入力信号遅延手段と相関器の第1の入力とに結合され、1セットの遅延サンプル信号の1つを相関器に選択的に与える第1の選択手段と、拡散シーケンス遅延手段と相関器の第2の入力とに結合され、前記1セットの遅延拡散シーケンス信号の1つを相関器に選択的に与える第2の選択手段とを具備する。それにより相関器におけるサンプル入力信号および拡散シーケンス信号の相対タイミングが調整可能となる。
【0019】
本発明はさらに、拡散スペクトル受信機サブシステムを提供する。このサブシステムは、サンプル化された入力信号を生成する入力信号サンプラと、入力信号サンプラに結合され、異なる相対遅延を有する1セットの遅延サンプル信号を生成する入力信号遅延手段と、拡散シーケンス信号を生成する拡散シーケンス発生器と、拡散シーケンス発生器に結合され、異なる相対遅延を有する1セットの遅延拡散シーケンス信号を生成する拡散シーケンス遅延手段と、第1および第2の入力と第1および第2の入力で受信された信号間の相関に基づく出力とを有する相関器と、入力信号遅延手段と相関器の第1の入力とに結合され、1セットの遅延サンプル信号の1つを相関器に選択的に与える第1の選択手段と、拡散シーケンス手段と相関器の第2の入力とに結合され、1セットの遅延拡散シーケンス信号の1つを相関器に選択的に与える第2の選択手段とを具備する。それにより相関器におけるサンプル入力信号および拡散シーケンス信号の相対タイミングが調整可能となる。
【0020】
一般的に入力信号は拡散チップクロック周波数よりも高いサンプリング周波数でサンプル化される。これにより、精細なタイミング変更は遅延入力信号を選択することにより行うことができ、タイミングのより大きな変更は遅延拡散シーケンス信号を選択することにより行える。好ましくは、サブシステムはより大きなタイミング変更を可能にするために再スタートできるスクランブルコード発生器を組み込む。
【0021】
本発明はさらに、拡散スペクトル受信機相関器に対して拡散シーケンスとサンプル入力信号との相対タイミングを調整するための方法を提供する。拡散シーケンスは、関連拡散シーケンスチップクロックを持ち、入力信号はサンプルクロックインターバルでサンプル化されている。前記方法は、整数のサンプルクロックインターバルだけサンプル入力信号を遅延して精細な相対タイミング調整を提供し、整数の拡散シーケンスチップクロック期間だけ拡散シーケンスを遅延して粗い相関タイミング調整を提供することを含む。
【0022】
関連局面において、本発明は拡散スペクトル受信機相関器用の拡散シーケンスとサンプル入力信号の相対タイミングの調整方法を提供する。ここで、拡散シーケンスは、第1の擬似ランダムシーケンスおよびこれより長い第2の擬似ランダムシーケンスの結合を有し、この方法は第2の擬似ランダムシーケンスを再スタートして相対タイミングを調整することを含む。
【0023】
この方法の実施形態において、第2の擬似ランダムシーケンスは、スクランブル符号シーケンスを有する。擬似ランダムシーケンス(スクランブルシーケンスと拡散シーケンス)間のタイミングは同期されなければならず、これによりそれぞれの再スタートのタイミングがほぼ識別されなければならない。これは2つのタイミング制御ブロックを有することによって達成される。タイミング制御ブロックの一方はスクランブル符号発生器に対応し、他方はPNシーケンスブロックに対応する。代替的な実施形態において、単一タイミング制御ブロックは制御信号を擬似ランダムシーケンス発生器の両方に供給する。
【発明を実施するための最良の形態】
【0024】
本発明のこれらおよび他の局面は、添付の図を参照して、一例だけとしてさらに説明される。
【0025】
本発明の実施形態にしたがったレイク受信機は、1つ以上のスクランブル符号発生器と、1つ以上のPN(擬似雑音)ブロックと、1つ以上の部分複素相関器と、1つ以上の結合器モジュールと、単一の弁別器割当てと、構成モジュールとにより構成される。受信機はさらに、受信機をセットアップして制御するプログラムおよびデータメモリに結合されたプロセッサも有する。
【0026】
各スクランブル符号発生器は、複素(すなわち、実数および虚数)のバイナリPNシーケンスを生成することができる。プロセッサを制御することにより、このシーケンスの正確なタイミングおよび値をダイナミックに構成することができる。各PNブロックは、スクランブル符号発生器の1つを自己の入力として選択することができる。PNブロックも、ウォルシュ行列の行から導出されたバイナリ拡散シーケンスを生成する。その後、(実数の)拡散シーケンスおよび複素スクランブル符号シーケンスが結合され、複素出力シーケンスを形成する。この複素出力シーケンスは、ここに結合PNシーケンスとして参照されている。これらのシーケンスを結合する方法は、プロセッサがPNブロックに書き込んだ構成データにより決定される。広帯域CDMA(WCDMA)3Gシステムにおいては複素乗算が用いられるが、CDMA2000システムにおいては擬似ランダム素子が含まれていなければならないためシーケンスを結合する方法はより複雑である。シーケンスを結合する方法は一般的であり当業者に知られている。プロセッサは、PNブロックを適切に構成することにより結合する方法を選択することができる。
【0027】
1つ以上の部分複素相関器のそれぞれは、2つの複素シーケンス間の相互相関を計算する。受信機の実施形態において、相関器は、2つの複素シーケンスからの実数または虚数の入力の両方で動作し、実数か虚数の出力を発生する。このように相関器は“部分”として参照されるが、それは任意の時間で複素相関の半分しか発生しないためである。相互相関計算がこれを達成する前に入力シーケンスの一方または他方(または両方)の変換(回転)が採用される。このように、本発明の他の局面は相互相関計算機の1つの入力に結合された複素ローテーションモジュールによって構成される部分相関器を提供する。
【0028】
これら部分複素相関器の1つに入力されるシーケンスの1つはバイナリ値を持つ結合PNシーケンスにより形成され、他の入力は、rf受信機フロントエンドからのサンプルIQ信号により形成される。相関器からの出力は、プロセッサにより相関結果の実数または虚数成分のいずれかであるように選ばれてもよい。部分複素相関器に入力される結合PNシーケンスのソースは、複数のPNブロックの1つから選択できる。相関器はプロセッサの制御によりチップ期間の整数倍だけ結合PNシーケンスを遅延する能力も有する。同様に、サンプルIQが単体で1セットの遅延サンプルから選択できる。
【0029】
相関期間の開始および終了は、結合PNシーケンスのソース、すなわち、選択されたPNブロックにより決定され、拡散シーケンスの開始および終了と対応する。出力相関結果は1つ以上のFIFO(first in first out registers)に記憶される。特定のFIFOは、結合PNシーケンスのソース、すなわち選択されたPNブロックに対応して用いられる。
【0030】
シリコン領域を最大に利用するために、相関器機能は時間多重化できる。この場合時間スライス毎にハードウェアは、必要な様々な機能を提供する制御プロセッサにより構成される。
【0031】
1つ以上の結合器モジュールのそれぞれは、1セットのFIFOから出力データを読み取り、それから1セットの複素数を作成する。この複素数は、各結果を複素重み付け係数で掛け算し、それから結果を加算する前の復号相関結果により構成される、1セットの複素重み付け係数は制御プロセッサにより供給される。結合器モジュールは、例えば制御プロセッサのようなデジタル信号プロセッサ上のソフトウェアタスクにより実現されてもよいし、ハードウェアモジュールにより実現されてもよい。
【0032】
弁別器割当/構成モジュールは、レイク受信機アルゴリズムを実行し、利用可能なリソース、すなわちスクランブル符号発生器、PNブロック、相関器、および結合器モジュールを割り当てる役割を果たす。リソースの割当ては、電力消費、MIPSレートやそれに類似するもの、構成上の制限、およびビットエラーレート(BER)のような目標性能要求等の1セットの費用関数により決定されてもよい。このようにして、任意の組の条件にしたがって利用可能なリソースが最適に割り当てられる。
【0033】
結合PNシーケンスとサンプルIQ信号との間の相対タイミング調整は、本発明の実施形態では、タイミングに対して微細な変更を可能とする1セットの遅延IQサンプルから選択すること、および/またはタイミングに対して大きなステップでの変更を許容する1セットのPNサンプルから選択することにより達成される。より大きなスチルタイミング変化、および位相の連続変化(すなわち、周波数エラー)を追跡する能力が、PNスクランブル符号発生器でタイミングのダイナミック変化をなす能力によってサポートされる。
【0034】
図1(B)は、図1(A)のレイク受信機のような拡散スペクトル受信機用の一般的なフロントエンド20を示す。受信機アンテナ22は入力増幅器24に接続される。この入力増幅器24は、rf信号の入力をIFにいたるまで混合するためIF発振器28からの第2の入力を有する。ミキサ26の出力がIFバンドパスフィルタ30に供給され、そこからAGC(自動利得制御)ステージ32へと供給される。AGCステージ32の出力は、発振器40および分波器38からの直交信号と混合される2つのミキサ34、36への入力となる。これにより、直交IQ信号が発生され、これらの信号は、アナログ・デジタル変換器46によってデジタル化される。アナログ・デジタル変換器はライン48に制御信号を出力して制御AGCステージ32を制御し、信号量子化を最適化する。このようにして、デジタル化IQ信号50、52は、次の処理に利用できるようにする。
【0035】
ここで、図2を参照すると、この図は、本発明の実施形態にしたがったレイク受信機処理システム200のハードウェアのブロック図を示す。このレイク受信機の設計は、明瞭かつ明確なインターフェースを持つ1セットのモジュールに機能を分ける。これにより、目標システムとは大きく独立して実行可能となる。すなわち各モジュールは、要求に応じてハードウェアまたはソフトウェアで構成されてもよい。このシステムの1つの実施形態では、スクランブル符号発生器、PNブロックおよび相関器がハードウェアで実現されるが、結合器・弁別器割当ておよび構成モジュールはソフトウェアで実現される。スクランブル符号発生器の数(Nsc)および弁別器モジュールの数(Ncor)は、製品について想定される最悪の事態のシナリオにしたがって選択される。それは、必要データチャネル、必要アンテナダイバーシチ、必要基地局ダイバーシチなどの最大数に基づいている。
【0036】
処理システム200は、複数のスクランブル符号発生器202a,b,cを含み、各々は個々のバス206a,b,cに複素バイナリPNシーケンス出力を発生する。このシーケンスは、基準クロックに対して、チップで測定される特定の時間で繰り返される。各スクランブル符号発生器は関連するセットの制御レジスタ204を有する。これらは、PNシーケンスの繰り返しまたは再スタート時間を特定するタイミング制御レジスタと、生成されたPNシーケンスを特定するPN構成レジスタと、スクランブル符号発生器がスタートまたは再スタートするPNシーケンスにおけるポイントを特定するスタート状態レジスタとを含む。PNシーケンスが再スタートされるとき、モジュールは、レイク受信機処理システムの他の部分で使用するためのフレーム同期パルスを発生する。
【0037】
制御プロセッサ260は、受信機処理システム200をセットアップして制御するため、処理システムアーキテクチャを構成するため、および受信機の条件にしたがって処理モジュールをセットアップおよび/またはダイナミックに制御するために設けられる。プロセッサ260は、1つ以上の受信機構成を初期化および制御するデータおよびプログラムコードを記憶するプログラムメモリ262、および一時的なデータ記憶のためのデータメモリ264に結合される。プログラムメモリ262は、例えば、FRASH RAMを具備していてもよく、データメモリ264は、一般的な低電力スタティックRAMにより構成していてもよい。
【0038】
制御プロセッサ260はスクランブル符号発生器202を制御することができる、特に、PNシーケンスが再スタートする時間をダイナミックに調整できる。これは、レイク受信機が、PNシーケンスのタイミングを調整することにより、ムービングパスを追跡することを可能にする。これは、大きな遅延メモリを使用するか、またはPN発生器を駆動するクロックスピードを変更する一般的なシステムと比較して、ハードウェアの複雑さを低減する。
【0039】
受信機フロントエンドは、rfユニットおよびチャネルフィルタリング・コンデショニングブロック214とによって図2に示される。図1(B)に示されるような任意の一般的な拡散スペクトル受信機フロントエンドが採用されてもよい。rfブロック214の出力は、サンプル化された(すなわち、デジタル化された)IQ信号により形成されるが、複数のタップを持つサンプル遅延ステージ216を通り、複数のタップからの出力が共に遅延サンプルバス218を形成する。スクランブル符号発生器の出力206は共にスクランブル符号バス208を構成し、スクランブル符号バス208と遅延サンプルバス218の両方が複数の相関器または部分弁別器210に供給される。
【0040】
図示の実施形態においては、相関器または部分弁別器210は、上側下側PNブロックラインおよび部分相関器モジュール236により構成される。しかしながら他の実施形態においては、より多いまたはより少ないPNブロックラインが設けられても良い。各PNブロックラインは、PNブロック224,226の入力に結合されたマルチプレクサ220,222により構成され、PNブロックの出力は遅延ステージ228,230を駆動する。マルチプレクサ220,222は、マルチプレクサが接続されるPNブロックにより生成される拡散シーケンスと結合するため(複素)スクランブル符号発生器出力の1つを選択する。サンプル遅延ステージ216と同様に、遅延ステージ228,230には、調整可能なPNブロック出力遅延を供するために選択できる複数の遅延PNブロック出力タップが設けられる。マルチプレクサ232は、部分相関器モジュール236に対する1つの入力のため上側または下側PNブロックラインのいずれかからの信号を選択する。遅延サンプル信号の1つを選択する部分相関器モジュール236の他方の入力は、マルチプレクサ234から選択される。このように、サンプル信号タイミングにおける時間変化はマルチプレクサ234および遅延ステージ216により行うことができるが、PNシーケンス時間におけるより大きな変化は、遅延ステージ228,230を用いて行える。相関器モジュール236は、2つのFIFOユニット、即ちFIFO238および240に出力を供給することが好ましい。これらFIFOは、上側下側PNブロックラインにそれぞれ関連する相関結果を蓄積するために用いることができる。
【0041】
ここで、PNブロック224、226をより詳しく参照すると、これらのブロックのそれぞれは拡散シーケンスを生成し、3GPP(2)仕様のような仕様ための1つ以上の関連標準規格の規定にしたがって、拡散シーケンスをPN(スクランブル符号)シーケンスと結合するロジックを含んでいる。PNブロックへの入力は1セットのスクランブル符号発生器から選択され、ここからPNブロックは、拡散シーケンスと結合するための任意の発生器を選択することができる。少なくともいくつかのPNブロックがCDMA2000移動電話機標準規格をサポートするので、このシステムに固有のQOFsignおよびWalshROTを実施する相関性を含んでいることが好ましい。
【0042】
相関器または部分弁別器210は、1グループのレジスタ242により構成され、制御されている。1セットのレジスタ244,246,248,250は、上側下側PNブロックラインを構成している。レジスタ244は上側PNブロック224を構成し、レジスタ246は下側PNブロック226を構成している。図示実施形態において、レジスタ248および250は、上側下側PNブロックラインに対して共通である。レジスタ244,246は、ウォルシュ行レジスタと拡散因子レジスタとにより構成される。ウォルシュ行レジスタは拡散シーケンスを生成するために用いられるウォルシュマトリックスの行を選択するものである。レジスタ250はPNブロック用のスクランブル符号発生器を選択する。レジスタ248はタイミング制御レジスタであり、これは、レジスタ204のタイミング制御レジスタがスクランブル符号発生器202のタイミングを制御する方法に対応した方法で拡散シーケンスのタイミングを制御するために用いられる。
【0043】
別のセットのレジスタ252,254,256,および258は、別々の論理相関器を提供する物理相関器210を構成するために設けられている。図示の実施形態において、レジスタは4つの異なる論理相関器が構成できるよう設けられているが、基本的には、任意の数の論理相関器を設けることができる。各セットのレジスタ252,254,256,258は、遅延ステージ228,230によって課せられる結合PNシーケンス遅延を設定するPN遅延レジスタと、上側または下側PNブロックラインのいずれかを選択させるためマルチプレクサ232を制御する上側/下側ライン選択レジスタと、以下でより詳細に説明するように実数または虚数の相関結果のいずれかを計算するために部分相関器モジュール235を制御する実数/虚数選択レジスタと、遅延サンプル入力信号を遅延サンプルバス218から選択するためにマルチプレクサ234を制御するサンプル選択レジスタとを具備する。レジスタ252、254,256および258により決定される論理相関器の構成は、プロセッサ制御の下で、あるいは、時間マルチプレクサモードで循環的に選択されてもよい。
【0044】
記述実施形態では、2つ以上のPNブロックが単一の物理相関器と関連づけられており、各PNブロックは、異なる拡散符号と拡散因子用に構成できる。相関器210は、各PNブロックにより供給されるシンボル同期出力を使用して、相関器モジュール236の出力がサンプル化されるとき、およびPNブロックと関連するFIFO238,240にサンプル値を与えるときを決定する。このように、単一物理相関器モジュールは、異なるシンボルレートの多重物理チャネルをサポートできる。
【0045】
各PNブロック224,226の出力は、上述の結合PNシーケンスである。これは、拡散シーケンスが実数であるけれどもスクランブル符号PNシーケンスは複素であるので複素シーケンスとなる。IQサンプルもまた複素であり、したがって、相関器210は2セットの複素値について相関計算を実行しなければならない。上述のように、各物理相関器は、加算ステージの時間多重化により多数の論理相関器を実現できる。すなわち、例えば、単一のチップ期間にわたる部分相関モジュールを実現できる。制御プロセッサ260は、各論理相関器を固有に構成できる。これにより、複素相互相関結果の簡易計算が可能となる。
【0046】
図3を参照すると、この図は複素相互相関器の機能素子を示す。これらの機能素子は、図4に示すハードウェアで物理的に実現されてもよい。図3において、複素結合PNシーケンスは(PNr+PNij)で表される(300)。ここでrは信号の実数成分を示し、iは信号の虚数成分を示し、jは−1の平方根を表す。同様にして、IQサンプル値は(K+Lj)で表される(302)。これら2つの複素値が乗算されるとき、実数成分はPNr・K−PNi・Lであり、虚数成分はPNr・L+PNi・Kである。この計算は、少なくとも4つの多重演算を必要とし、IQ信号のサンプルレートで実行されなければならないが、これには費用がかかる。しかしながら、この計算の複雑さは、結合PNシーケンスを+45°回転させることにより、成分(実数および虚数)毎にIQサンプル当たり1加算または1減算に減らすことができる。その効果は結合実数または虚数値を、部分相関が別々に実行されてもよい純粋実数および純粋虚数値に変換することである。特に、+45度の回転は、{1+j,−1+j,−1−j,1−j}を{j,−1,−j,+1}に変換する。これにより、乗算をIQサンプルのKまたはLと加算または減算との間の選択とする。
【0047】
図3においてこの演算は、結合PNシーケンスを共役し(304)、1+jでこのシーケンスを乗算することで共役化結合PNシーケンスを回転し(306)、その後、その結果をIQサンプル302で乗算し(308)、その結果を加算する(310)ことによって行われる。しかしながら、乗算308はIQサンプル302の反転または非反転のいずれかに簡略化される。加算器310およびスイッチ312は共に、統合およびダンプコンポーネントを構成し、相関器の出力は、シンボルクロック314および乗算器316によりシンボル周波数でサンプル化され、出力はFIFO318に書き込まれる。
【0048】
相関器の結果は−45°だけ逆回転されなければならないが、相関結果上で行われるのでこれは重大な時間オーバーヘッドを招くことはない。好都合なことに、相関結果を逆回転するよりも、結合器で用いられる重み付け因子が(1−j)/2で乗算できる。
【0049】
図2の実施形態において、各論理相関器は、実数または虚数の相関結果を計算するよう構成できる。これにより、必要であれば、2つの論理相関器を用いてフル複素相関を計算できる。このフレキシビリティにより、相関結果の1つの成分のみが例えばアーリレイトトラッキングにおいて必要とするときに単一の相関器を用いることができる。結合PNシーケンスとIQサンプルとの間の相対タイミングは、(チップ期間の多重化における)PNシーケンス遅延を選択することおよび/または(サンプル期間の多重化における)IQサンプル遅延を選択することにより相関器毎に調整可能である。
【0050】
図4は、図3に示す相関器の機能素子の物理ハードウェアの構成の1つの例を示す。図4において、論理ブロック406からのK_L信号403の制御の下で、IQサンプルの実数(K)402または虚数(L)404成分のいずれかを選択するためにスイッチ400が用いられる。論理406は、結合PNシーケンスの実数408および虚数410成分からの入力を有する。別のバイナリREAL_IMAG入力412は、制御プロセッサにより駆動され、部分複素相関器の出力を相関の実数または虚数成分のいずれかとなるように設定する。故に、K_LおよびADD_SUBの値は、REAL_IMAGの関数として異なる。
【0051】
論理ブロック406は、結合PNシーケンス入力を共役し、回転し、ADD_SUB出力414をレベルシフトブロック416に供給する。このレベルシフトブロック416は、論理0をa−1電圧レベルに変換し、乗算演算を可能にする。乗算器418はレベルシフトブロック416の出力をIQサンプル402、404の選択された成分で乗算し、その結果の実行和(running sum)は、加算器420および単一チップ遅延422により維持される。その後、結果がクロック424および乗算器426によりシンボル期間でサンプル化され、その結果はFIFO428に書き込まれる。
【0052】
上述のレイク受信機アーキテクチャはシステム性能の条件の範囲に合うように用いることができ、例えば移動電話機ハンドセットに使用できる。この例においてレイク受信機アーキテクチャは、非常に高いデータレートがしばしば可能なときにはオフィス環境での動作、そして厳しいマルチパスフェージングが低データレートを起こす傾向があるとき、高速道路上での動作のような動作極端を満たすために使用できる。したがって、オフィス環境においてrfチャネルは一般的に準静的であり、通常単一のプロミネントパスを有するが、高速道路上の自動車内で動作するときにはrfチャネルは静的ではなく、通常は、端末の動きに応じて急に消えたり再び現れたりする多重パスを有する。
【0053】
WCDMAシステムにおいて高データレートを達成する1つの方法は、複数のより低いデータレートチャネルを利用することである。これらの低データレートチャネルのそれぞれは、異なる個々の結合PNシーケンスを有し、これにより、対応する複数の相関器を必要とする。このように、例えば、4つの500Kbpsデータチャネルを連結することによって2Mbpsデータチャネルが提供されてもよい。rfチャネルが準静的である場合には、多重レイクフィンガーへの必要性はほとんどなく、よって、2つのフィンガーのみが500Kbpsデータチャネル毎に提供してもよく、これにより受信機がチャネル毎に2つのマルチパス成分を決定できる。所定データチャネルにおける2つの(レイク)フィンガーは、スクランブル符号発生器を共有できるが、複数(例えば、4つ)のデータチャネルがあるので、通常は対応する複数のスクランブル符号発生器が必要と考えられる。逆に、データレートが低い場合、相関器は、付加的データチャネルよりもむしろさらなるレイクフィンガーを提供するよう割り当てられてもよい。同様に、データ弁別器リソースは、厳しいマルチパス環境での、チャネルトラッキングおよびパス検索で使用するために再割り当てされてもよい。利用可能な素子の物理的構成もこれが付加的制限を課すかもしれないことを考慮することが一般的に必要であると考えられるので、物理相関器よりもむしろ論理相関器がこれらの異なる構成の相関器を提供するために割り当てられてもよい。
【0054】
受信機の構成は、測定されたかあるいは取り決められたレベルまたはサービスの質によって選ばれてもよいし、または例えばユーザまたはネットワークオペレータにより選択されてもよい。記述のアーキテクチャは、ハードウェアで実現されたモジュールの複雑さを低減し、その複雑さをソフトウェアに肩代わりすることにより、より進歩した受信機アルゴリズムのサポートを容易化する。これは、全体のレイクの構成に自動的に適用することのできるアルゴリズムと特に関連する。これにより受信機の性能が、ステーショナリーハンドセット、高速移動ハンドセット、低C/I、高C/Iのようなチャネル環境の範囲に最適化できる。
【0055】
更に、ハードウェア全体の複雑さを低減し、ゆえにコストを低減するので、この設計は電流消費の低減を可能とする。さらに、記述のモジュールとフレキシブルなアーキテクチャとの組み合わせにより、開発時または端末が市場に出たとき受信機を異なるネットワーク構成に適用するためにオペレータによって種々の素子の構成および相互接続が定義できるソフトウエア無線機によるレイク受信機が可能となる。
【0056】
ここで説明した構成要素およびアーキテクチャは、端末と基地局の両方で使用可能であり、WCDMAおよびCDMA2000を含む複数の標準規格をサポートすることができる。当業者が多くの他の有効な代替を想定することは疑いがない。この発明は記述の実施形態に限定されず、ここに添付する請求の範囲の精神および範囲内で変形がなされてもよいことが当業者にとって明らかであることは理解されるものである。
【図面の簡単な説明】
【0057】
【図1】(A)は標準的レイク受信機を、(B)はスペクトル受信機用の標準的rfフロントエンドを示す。
【図2】本発明の実施形態にしたがったレイク受信機システムのブロック図を示す。
【図3】本発明の局面を実施する相関器の機能素子を示す。
【図4】本発明の局面を実施する相関器の実施を示す。
【0001】
本発明は、拡散スペクトル受信機、特にレイク受信機に関する。本発明は、3G移動電話機システムに対応している。
【背景技術】
【0002】
第三世代移動電話機ネットワークは、移動局と基地局との間の無線インターフェースを通して通信するCDMA(符号分割多元接続)拡散スペクトル信号を利用している。3GネットワークはUMIT(ユニバーサル移動遠隔通信システム)ネットワークとして知られ、UMITは、第三世代パートナーシッププロジェクト(3GPP、3GPP2)により製造される標準規格の対象である。3GPPおよび3GPP2に関する技術仕様は、www.3gpp.org.で見つけることができ、参照によりここに組み込まれる。
【0003】
CDMA拡散スペクトル通信システムにおいてベースバンド信号は、rf搬送波を変調する前に非常に高いビットレート(チップレートとして参照される)の擬似ランダム拡散シーケンスと混合されることによって拡散する。受信機では、受信信号と擬似ランダム拡散シーケンスとを相関器に供給し、同期が達成されるまで一方が他方を通過させることによりベースバンド信号が回復される。一度符号の同期が得られると、それは入力信号が拡散シーケンスに対して進んでいるか遅れているかを検出し、その変化を補償するアーリレイトトラッキングループ(early-late tracking loop)のような符号トラッキングループにより維持される。
【0004】
このようなシステムは、初期擬似ランダム拡散シーケンスが知られているときに限り、ベースバンド信号が回復できる符号分割多重として説明されている。スペクトル拡散通信システムは、異なる拡散シーケンスを有する多くの送信機の全てがrfスペクトルの同一部分を使用することを可能にするのであり、受信機は適切な拡散シーケンスを選択することによって所望の信号を受信する。
【0005】
スペクトル拡散移動電話機システムの一例である、インテリムスタンダード95(IS−95)は、ウォルシュ関数により生成される64個の直交拡散シーケンスを有する。理論的には、これによりスペクトルの所定の部分の中で最大64人の同時ユーザが可能となるが、これは、特に移動電話機ネットワークの異なるセルにおけるユーザ間の干渉のため必ずしも十分ではない。したがって、拡散シーケンスと組み合わされ、スクランブル符号として知られる第2の擬似ランダムシーケンスを用いて、ベースバンド信号がさらにスクランブルされる。
【0006】
スペクトル拡散システムの1つの利点は、マルチパスフェージングの影響を比較的受けにくいという点である。マルチパスフェージングは、送信機から受信機への信号が2つ以上の異なる経路をとるときに生じ、これにより2つ以上の種類の信号が異なる時間で受信機に到達し互いに干渉し合う。これは一般的に受信機または送信機が移動しているとき時間と共に変化できる櫛状周波数応答を生成する。拡散スペクトル信号は比較的広帯域を占めているので、櫛のヌルによって影響され難い。さらに、受信機が機能する方向によって受信機はマルチパスコンポーネントの1つのみに、通常は最も強いダイレクト信号のみに同期する。しかしながら、付加的な相関器により、受信機が各マルチパスコンポーネントに別々に同期でき、その結果を組み合わせて、ビット誤り率に対して改善された信号雑音比を提供できることが認められる。レイク受信機はこの機能を果たす。
【0007】
図1(A)は、一般的なレイク受信機10の主な構成要素を示す。相関器12の帯域は、この例では3つの相関器12a、12b、12cを有し、それぞれが入力14からCDMA信号を受信する。相関器はレイクのフィンガーとして知られており、示されている例ではレイクは3つのフィンガーを持っている。CDMA信号は、ベースバンドに、またはIF(中間周波数)にあってもよい。各相関器は他のマルチパス成分に対して少なくとも1つのチップだけ遅延する別のマルチパス成分に同期する。品質コスト/複雑さのトレードオフに従ってより多くまたはより少なく相関器を設けることができる。全ての相関器の出力は合成器16へ送られる。合成器16は重み和で、一般的により強い信号にはより大きな重みを与えて前記出力を加算する。重み付けは、一般的なアルゴリズムにしたがって、相関の前後の信号強度に基づいて決定されてもよい。その後、合成信号は弁別器18に与えられる。弁別器18は、ビットが1か0かについての決定をなし、ベースバンド出力を提供する。弁別器は、付加的なフィルタリング、積分、あるいは他の処理を含んでいてもよい。レイク受信機10は、ハードウェアかソフトウェア、あるいは両者の混在で実現されてもよい。
【0008】
一般的なレイク受信機において、機能ブロックの構成は、予め定められたワイヤレスシステムおよび、例えばアーリレートコードトラッキング(early-late code tracking)のようなレイクフィンガーアルゴリズムをサポートするために固定される。このような固定された設計は一般的には1つの特定のワイヤレスシステム構成での使用に適するのみであるので主な原因においてこれには多くの欠点がある。この場合でも、トラッキング相関器のような幾つかの機能がある動作条件下で冗長となる可能性があるので受信機ハードウエアを非能率に使用するかもしれない。しかしながら3GPPおよび3GPP2の仕様は、多くの異なるデータレートおよび物理チャネルを持つ非常に多くの動作構成を可能にする。この3Gシステムの側面に対する初期の設計は、設計の複雑さを最小にするようにこれらの要求のサブセットを実現するために選ばれ、フルセットの要求がサポートされることになれば重大な再設計が要求される。レイク受信機の設計に対して通常のアプローチが採用されるのであれば、システムが例えば良好チャネル状態における多数のマルチレートチャネルや非常に悪いチャネル状態における低データレートのような要求仕様の両極端を受け入れることができる必要があるので全体的な複雑さが非常に大きくなる。
【0009】
米国特許第6,259,720号は、フィルタリング、拡散、逆拡散、レイクフィルタリング、およびイコライゼーションのような信号処理機能を実行するためのデジタル信号処理システムアーキテクチャについて説明している。それぞれが逆拡散、フィルタ、およびデシメート機能を持つ8つの別個のカスケード化処理ブロックが設けられ、これによりDSPシステムは1つの大きなフィルタかフィルタリングの組み合わせのいずれかを提供するために使用できる。‘720号特許に記載されているアーキテクチャは、フィルタリング及び関連する動作を実行するために有効であるが、より一般的でフレキシブルなレイクアーキテクチャの必要性は依然として存在する。米国特許第5,365,549号は、複素信号相関器について説明している。これは実数および虚数(IおよびQ)成分を持つ相関器であり、この相関器では乗算器は相関されるべき信号の相対的な回転を採用することによって加算器と置き換えられる。
【発明の開示】
【発明が解決しようとする課題】
【0010】
これらの一般的な設計を鑑みて、3GPPおよび3GPP2に規定された所望範囲の要求をサポートするためにマルチスタンダードレイク受信機のフレキシブルアーキテクチャの必要性がある。
【課題を解決するための手段】
【0011】
したがって、第1の局面において本発明は、拡散スペクトル入力と、第1の拡散シーケンス出力を有する第1のプログラマブルシーケンス発生器と、第2の拡散シーケンス出力を有する第2のプログラマブル拡散シーケンス発生器と、第1および第2の拡散シーケンス発生器の出力に結合された第1および第2の入力および出力を有し、前記第1および第2拡散シーケンスの1つを選択的に前記出力に与えるマルチプレクサとを具備する拡散スペクトル受信機の相関器、並びに拡散スペクトル入力に結合された第1の入力と、マルチプレクサの出力に結合された第2の入力とを有し、相関結果を出す出力を有する相関器モジュールを提供する。
【0012】
相関器モジュールと選択的に結合可能な2つ(またはそれ以上)のプログラマブル拡散シーケンス発生器を設けることにより、相関器は、相関器モジュールリソースの再割当てによって2つ以上の別個のタスクを実行するようプログラムできる。また、この構成は、実数および虚数相関のような単一の結果に対して部分相関計算を行うか、別個の信号または信号成分を識別する別個の相関計算を行うかのいずれかのために相関器に時間多重化を可能にする。このように相関器は、多重ワイヤレスシステムおよび/または多重アルゴリズム並びに適応アルゴリズムサポートするために使用される。それは、ハードウェアがシリコンで実施された後に生産者は受信機の設計を変更することも可能にし、これによりソフトウェア無線機(※)を提供できる。例えば相関器がレイク受信機に組み込まれている場合、受信機はチャネル受信度にしたがってレイクフィンガーの数を変えるよう改作できる。相関器によって得られる別の利点は、そのアーキテクチャのスケーラビリティである。相関器の構成要素は、ハードウェアまたはソフトウェア、あるいはその両方で実現されてもよい。
【0013】
本発明はさらに、単一の相関器モジュールで構成される相関器を使用して複数の論理相関器を供給する方法を提供する。この方法は、複数の論理相関器用の複数のプログラマブル拡散シーケンス発生器を準備し、単一相関器モジュールに拡散スペクトル入力信号を供給し、第1の論理相関器を得るために拡散シーケンス発生器の1つを単一相関器モジュールに選択的に結合するよう相関器をプログラミングし、第1の論理相関器を用いて相関動作を実行し、1つ以上の別の論理相関器を提供するためにプログラミングを繰り返し、相関ステップを行うことから成る。
【0014】
論理相関器は、レイク受信機のような受信機を再構成するか、複数の時間多重化部分相関を提供するか、あるいは例えば、レイク受信機の異なるフィンガーのための複数の別個の論理相関器を提供する時間多重化相関演算を提供するために設けられてもよい。
【0015】
他の局面において、本発明は、プロセッサと、プロセッサに結合したプログラムメモリと、時間多重化可能な相関器とを含む拡散スペクトル受信機を提供する。この相関器は、拡散スペクトルの入力と;拡散シーケンスの入力と;スペクトルの入力に結合した第1の入力および拡散シーケンスの入力に結合した第2の入力を有し、相関結果を提供するための出力を有する相関器モジュールと;相関器の動作モードを構成する少なくとも1つの制御レジスタとにより構成される。プログラムメモリはプロセッサ実行可能インストラクションを格納し、これらインストラクションは複数の値を少なくとも1つの制御レジスタに書き込み、対応する複数の時間多重化論理相関演算を提供するため相関器を制御する。
【0016】
相関器モジュールは、異なる値を少なくとも1つの制御レジスタに順次書き込むことによって異なる相関演算を実行するよう構成されてもよく、または相関器の構成を特定する1セットの値が初期化ステップにおいて書き込まれてもよく、その後相関器は異なる構成を介して自動的に循環してもよい。
【0017】
関連局面において、本発明は多重相関器を具備する拡散スペクトル受信機を実現する方法も提供する。この方法は、相関器の動作モードを構成する少なくとも1つの制御レジスタを含むプログラマブル相関器を準備し、複数の論理相関器を提供するためプログラマブル相関器を構成するデータを、少なくとも1つの制御レジスタに書き込み、多重相関器用の複数の論理相関器を提供するプログラマブル相関器を時間多重することを含む。
【0018】
本発明はさらに、拡散スペクトル受信機アーキテクチャを提供する。このアーキテクチャは、サンプル化入力信号を生成する入力信号サンプラと、入力信号サンプラに結合され、異なる相対遅延を有する1セットの遅延サンプル信号を生成する入力信号遅延手段と、拡散シーケンス信号を生成する拡散シーケンス発生器と、拡散シーケンス発生器に結合され、異なる相対遅延を有する1セットの遅延拡散シーケンス信号を生成する拡散シーケンス遅延手段と、第1および第2の入力と、第1および第2の入力で受信された信号間の相関に基づく出力とを有する相関器と、入力信号遅延手段と相関器の第1の入力とに結合され、1セットの遅延サンプル信号の1つを相関器に選択的に与える第1の選択手段と、拡散シーケンス遅延手段と相関器の第2の入力とに結合され、前記1セットの遅延拡散シーケンス信号の1つを相関器に選択的に与える第2の選択手段とを具備する。それにより相関器におけるサンプル入力信号および拡散シーケンス信号の相対タイミングが調整可能となる。
【0019】
本発明はさらに、拡散スペクトル受信機サブシステムを提供する。このサブシステムは、サンプル化された入力信号を生成する入力信号サンプラと、入力信号サンプラに結合され、異なる相対遅延を有する1セットの遅延サンプル信号を生成する入力信号遅延手段と、拡散シーケンス信号を生成する拡散シーケンス発生器と、拡散シーケンス発生器に結合され、異なる相対遅延を有する1セットの遅延拡散シーケンス信号を生成する拡散シーケンス遅延手段と、第1および第2の入力と第1および第2の入力で受信された信号間の相関に基づく出力とを有する相関器と、入力信号遅延手段と相関器の第1の入力とに結合され、1セットの遅延サンプル信号の1つを相関器に選択的に与える第1の選択手段と、拡散シーケンス手段と相関器の第2の入力とに結合され、1セットの遅延拡散シーケンス信号の1つを相関器に選択的に与える第2の選択手段とを具備する。それにより相関器におけるサンプル入力信号および拡散シーケンス信号の相対タイミングが調整可能となる。
【0020】
一般的に入力信号は拡散チップクロック周波数よりも高いサンプリング周波数でサンプル化される。これにより、精細なタイミング変更は遅延入力信号を選択することにより行うことができ、タイミングのより大きな変更は遅延拡散シーケンス信号を選択することにより行える。好ましくは、サブシステムはより大きなタイミング変更を可能にするために再スタートできるスクランブルコード発生器を組み込む。
【0021】
本発明はさらに、拡散スペクトル受信機相関器に対して拡散シーケンスとサンプル入力信号との相対タイミングを調整するための方法を提供する。拡散シーケンスは、関連拡散シーケンスチップクロックを持ち、入力信号はサンプルクロックインターバルでサンプル化されている。前記方法は、整数のサンプルクロックインターバルだけサンプル入力信号を遅延して精細な相対タイミング調整を提供し、整数の拡散シーケンスチップクロック期間だけ拡散シーケンスを遅延して粗い相関タイミング調整を提供することを含む。
【0022】
関連局面において、本発明は拡散スペクトル受信機相関器用の拡散シーケンスとサンプル入力信号の相対タイミングの調整方法を提供する。ここで、拡散シーケンスは、第1の擬似ランダムシーケンスおよびこれより長い第2の擬似ランダムシーケンスの結合を有し、この方法は第2の擬似ランダムシーケンスを再スタートして相対タイミングを調整することを含む。
【0023】
この方法の実施形態において、第2の擬似ランダムシーケンスは、スクランブル符号シーケンスを有する。擬似ランダムシーケンス(スクランブルシーケンスと拡散シーケンス)間のタイミングは同期されなければならず、これによりそれぞれの再スタートのタイミングがほぼ識別されなければならない。これは2つのタイミング制御ブロックを有することによって達成される。タイミング制御ブロックの一方はスクランブル符号発生器に対応し、他方はPNシーケンスブロックに対応する。代替的な実施形態において、単一タイミング制御ブロックは制御信号を擬似ランダムシーケンス発生器の両方に供給する。
【発明を実施するための最良の形態】
【0024】
本発明のこれらおよび他の局面は、添付の図を参照して、一例だけとしてさらに説明される。
【0025】
本発明の実施形態にしたがったレイク受信機は、1つ以上のスクランブル符号発生器と、1つ以上のPN(擬似雑音)ブロックと、1つ以上の部分複素相関器と、1つ以上の結合器モジュールと、単一の弁別器割当てと、構成モジュールとにより構成される。受信機はさらに、受信機をセットアップして制御するプログラムおよびデータメモリに結合されたプロセッサも有する。
【0026】
各スクランブル符号発生器は、複素(すなわち、実数および虚数)のバイナリPNシーケンスを生成することができる。プロセッサを制御することにより、このシーケンスの正確なタイミングおよび値をダイナミックに構成することができる。各PNブロックは、スクランブル符号発生器の1つを自己の入力として選択することができる。PNブロックも、ウォルシュ行列の行から導出されたバイナリ拡散シーケンスを生成する。その後、(実数の)拡散シーケンスおよび複素スクランブル符号シーケンスが結合され、複素出力シーケンスを形成する。この複素出力シーケンスは、ここに結合PNシーケンスとして参照されている。これらのシーケンスを結合する方法は、プロセッサがPNブロックに書き込んだ構成データにより決定される。広帯域CDMA(WCDMA)3Gシステムにおいては複素乗算が用いられるが、CDMA2000システムにおいては擬似ランダム素子が含まれていなければならないためシーケンスを結合する方法はより複雑である。シーケンスを結合する方法は一般的であり当業者に知られている。プロセッサは、PNブロックを適切に構成することにより結合する方法を選択することができる。
【0027】
1つ以上の部分複素相関器のそれぞれは、2つの複素シーケンス間の相互相関を計算する。受信機の実施形態において、相関器は、2つの複素シーケンスからの実数または虚数の入力の両方で動作し、実数か虚数の出力を発生する。このように相関器は“部分”として参照されるが、それは任意の時間で複素相関の半分しか発生しないためである。相互相関計算がこれを達成する前に入力シーケンスの一方または他方(または両方)の変換(回転)が採用される。このように、本発明の他の局面は相互相関計算機の1つの入力に結合された複素ローテーションモジュールによって構成される部分相関器を提供する。
【0028】
これら部分複素相関器の1つに入力されるシーケンスの1つはバイナリ値を持つ結合PNシーケンスにより形成され、他の入力は、rf受信機フロントエンドからのサンプルIQ信号により形成される。相関器からの出力は、プロセッサにより相関結果の実数または虚数成分のいずれかであるように選ばれてもよい。部分複素相関器に入力される結合PNシーケンスのソースは、複数のPNブロックの1つから選択できる。相関器はプロセッサの制御によりチップ期間の整数倍だけ結合PNシーケンスを遅延する能力も有する。同様に、サンプルIQが単体で1セットの遅延サンプルから選択できる。
【0029】
相関期間の開始および終了は、結合PNシーケンスのソース、すなわち、選択されたPNブロックにより決定され、拡散シーケンスの開始および終了と対応する。出力相関結果は1つ以上のFIFO(first in first out registers)に記憶される。特定のFIFOは、結合PNシーケンスのソース、すなわち選択されたPNブロックに対応して用いられる。
【0030】
シリコン領域を最大に利用するために、相関器機能は時間多重化できる。この場合時間スライス毎にハードウェアは、必要な様々な機能を提供する制御プロセッサにより構成される。
【0031】
1つ以上の結合器モジュールのそれぞれは、1セットのFIFOから出力データを読み取り、それから1セットの複素数を作成する。この複素数は、各結果を複素重み付け係数で掛け算し、それから結果を加算する前の復号相関結果により構成される、1セットの複素重み付け係数は制御プロセッサにより供給される。結合器モジュールは、例えば制御プロセッサのようなデジタル信号プロセッサ上のソフトウェアタスクにより実現されてもよいし、ハードウェアモジュールにより実現されてもよい。
【0032】
弁別器割当/構成モジュールは、レイク受信機アルゴリズムを実行し、利用可能なリソース、すなわちスクランブル符号発生器、PNブロック、相関器、および結合器モジュールを割り当てる役割を果たす。リソースの割当ては、電力消費、MIPSレートやそれに類似するもの、構成上の制限、およびビットエラーレート(BER)のような目標性能要求等の1セットの費用関数により決定されてもよい。このようにして、任意の組の条件にしたがって利用可能なリソースが最適に割り当てられる。
【0033】
結合PNシーケンスとサンプルIQ信号との間の相対タイミング調整は、本発明の実施形態では、タイミングに対して微細な変更を可能とする1セットの遅延IQサンプルから選択すること、および/またはタイミングに対して大きなステップでの変更を許容する1セットのPNサンプルから選択することにより達成される。より大きなスチルタイミング変化、および位相の連続変化(すなわち、周波数エラー)を追跡する能力が、PNスクランブル符号発生器でタイミングのダイナミック変化をなす能力によってサポートされる。
【0034】
図1(B)は、図1(A)のレイク受信機のような拡散スペクトル受信機用の一般的なフロントエンド20を示す。受信機アンテナ22は入力増幅器24に接続される。この入力増幅器24は、rf信号の入力をIFにいたるまで混合するためIF発振器28からの第2の入力を有する。ミキサ26の出力がIFバンドパスフィルタ30に供給され、そこからAGC(自動利得制御)ステージ32へと供給される。AGCステージ32の出力は、発振器40および分波器38からの直交信号と混合される2つのミキサ34、36への入力となる。これにより、直交IQ信号が発生され、これらの信号は、アナログ・デジタル変換器46によってデジタル化される。アナログ・デジタル変換器はライン48に制御信号を出力して制御AGCステージ32を制御し、信号量子化を最適化する。このようにして、デジタル化IQ信号50、52は、次の処理に利用できるようにする。
【0035】
ここで、図2を参照すると、この図は、本発明の実施形態にしたがったレイク受信機処理システム200のハードウェアのブロック図を示す。このレイク受信機の設計は、明瞭かつ明確なインターフェースを持つ1セットのモジュールに機能を分ける。これにより、目標システムとは大きく独立して実行可能となる。すなわち各モジュールは、要求に応じてハードウェアまたはソフトウェアで構成されてもよい。このシステムの1つの実施形態では、スクランブル符号発生器、PNブロックおよび相関器がハードウェアで実現されるが、結合器・弁別器割当ておよび構成モジュールはソフトウェアで実現される。スクランブル符号発生器の数(Nsc)および弁別器モジュールの数(Ncor)は、製品について想定される最悪の事態のシナリオにしたがって選択される。それは、必要データチャネル、必要アンテナダイバーシチ、必要基地局ダイバーシチなどの最大数に基づいている。
【0036】
処理システム200は、複数のスクランブル符号発生器202a,b,cを含み、各々は個々のバス206a,b,cに複素バイナリPNシーケンス出力を発生する。このシーケンスは、基準クロックに対して、チップで測定される特定の時間で繰り返される。各スクランブル符号発生器は関連するセットの制御レジスタ204を有する。これらは、PNシーケンスの繰り返しまたは再スタート時間を特定するタイミング制御レジスタと、生成されたPNシーケンスを特定するPN構成レジスタと、スクランブル符号発生器がスタートまたは再スタートするPNシーケンスにおけるポイントを特定するスタート状態レジスタとを含む。PNシーケンスが再スタートされるとき、モジュールは、レイク受信機処理システムの他の部分で使用するためのフレーム同期パルスを発生する。
【0037】
制御プロセッサ260は、受信機処理システム200をセットアップして制御するため、処理システムアーキテクチャを構成するため、および受信機の条件にしたがって処理モジュールをセットアップおよび/またはダイナミックに制御するために設けられる。プロセッサ260は、1つ以上の受信機構成を初期化および制御するデータおよびプログラムコードを記憶するプログラムメモリ262、および一時的なデータ記憶のためのデータメモリ264に結合される。プログラムメモリ262は、例えば、FRASH RAMを具備していてもよく、データメモリ264は、一般的な低電力スタティックRAMにより構成していてもよい。
【0038】
制御プロセッサ260はスクランブル符号発生器202を制御することができる、特に、PNシーケンスが再スタートする時間をダイナミックに調整できる。これは、レイク受信機が、PNシーケンスのタイミングを調整することにより、ムービングパスを追跡することを可能にする。これは、大きな遅延メモリを使用するか、またはPN発生器を駆動するクロックスピードを変更する一般的なシステムと比較して、ハードウェアの複雑さを低減する。
【0039】
受信機フロントエンドは、rfユニットおよびチャネルフィルタリング・コンデショニングブロック214とによって図2に示される。図1(B)に示されるような任意の一般的な拡散スペクトル受信機フロントエンドが採用されてもよい。rfブロック214の出力は、サンプル化された(すなわち、デジタル化された)IQ信号により形成されるが、複数のタップを持つサンプル遅延ステージ216を通り、複数のタップからの出力が共に遅延サンプルバス218を形成する。スクランブル符号発生器の出力206は共にスクランブル符号バス208を構成し、スクランブル符号バス208と遅延サンプルバス218の両方が複数の相関器または部分弁別器210に供給される。
【0040】
図示の実施形態においては、相関器または部分弁別器210は、上側下側PNブロックラインおよび部分相関器モジュール236により構成される。しかしながら他の実施形態においては、より多いまたはより少ないPNブロックラインが設けられても良い。各PNブロックラインは、PNブロック224,226の入力に結合されたマルチプレクサ220,222により構成され、PNブロックの出力は遅延ステージ228,230を駆動する。マルチプレクサ220,222は、マルチプレクサが接続されるPNブロックにより生成される拡散シーケンスと結合するため(複素)スクランブル符号発生器出力の1つを選択する。サンプル遅延ステージ216と同様に、遅延ステージ228,230には、調整可能なPNブロック出力遅延を供するために選択できる複数の遅延PNブロック出力タップが設けられる。マルチプレクサ232は、部分相関器モジュール236に対する1つの入力のため上側または下側PNブロックラインのいずれかからの信号を選択する。遅延サンプル信号の1つを選択する部分相関器モジュール236の他方の入力は、マルチプレクサ234から選択される。このように、サンプル信号タイミングにおける時間変化はマルチプレクサ234および遅延ステージ216により行うことができるが、PNシーケンス時間におけるより大きな変化は、遅延ステージ228,230を用いて行える。相関器モジュール236は、2つのFIFOユニット、即ちFIFO238および240に出力を供給することが好ましい。これらFIFOは、上側下側PNブロックラインにそれぞれ関連する相関結果を蓄積するために用いることができる。
【0041】
ここで、PNブロック224、226をより詳しく参照すると、これらのブロックのそれぞれは拡散シーケンスを生成し、3GPP(2)仕様のような仕様ための1つ以上の関連標準規格の規定にしたがって、拡散シーケンスをPN(スクランブル符号)シーケンスと結合するロジックを含んでいる。PNブロックへの入力は1セットのスクランブル符号発生器から選択され、ここからPNブロックは、拡散シーケンスと結合するための任意の発生器を選択することができる。少なくともいくつかのPNブロックがCDMA2000移動電話機標準規格をサポートするので、このシステムに固有のQOFsignおよびWalshROTを実施する相関性を含んでいることが好ましい。
【0042】
相関器または部分弁別器210は、1グループのレジスタ242により構成され、制御されている。1セットのレジスタ244,246,248,250は、上側下側PNブロックラインを構成している。レジスタ244は上側PNブロック224を構成し、レジスタ246は下側PNブロック226を構成している。図示実施形態において、レジスタ248および250は、上側下側PNブロックラインに対して共通である。レジスタ244,246は、ウォルシュ行レジスタと拡散因子レジスタとにより構成される。ウォルシュ行レジスタは拡散シーケンスを生成するために用いられるウォルシュマトリックスの行を選択するものである。レジスタ250はPNブロック用のスクランブル符号発生器を選択する。レジスタ248はタイミング制御レジスタであり、これは、レジスタ204のタイミング制御レジスタがスクランブル符号発生器202のタイミングを制御する方法に対応した方法で拡散シーケンスのタイミングを制御するために用いられる。
【0043】
別のセットのレジスタ252,254,256,および258は、別々の論理相関器を提供する物理相関器210を構成するために設けられている。図示の実施形態において、レジスタは4つの異なる論理相関器が構成できるよう設けられているが、基本的には、任意の数の論理相関器を設けることができる。各セットのレジスタ252,254,256,258は、遅延ステージ228,230によって課せられる結合PNシーケンス遅延を設定するPN遅延レジスタと、上側または下側PNブロックラインのいずれかを選択させるためマルチプレクサ232を制御する上側/下側ライン選択レジスタと、以下でより詳細に説明するように実数または虚数の相関結果のいずれかを計算するために部分相関器モジュール235を制御する実数/虚数選択レジスタと、遅延サンプル入力信号を遅延サンプルバス218から選択するためにマルチプレクサ234を制御するサンプル選択レジスタとを具備する。レジスタ252、254,256および258により決定される論理相関器の構成は、プロセッサ制御の下で、あるいは、時間マルチプレクサモードで循環的に選択されてもよい。
【0044】
記述実施形態では、2つ以上のPNブロックが単一の物理相関器と関連づけられており、各PNブロックは、異なる拡散符号と拡散因子用に構成できる。相関器210は、各PNブロックにより供給されるシンボル同期出力を使用して、相関器モジュール236の出力がサンプル化されるとき、およびPNブロックと関連するFIFO238,240にサンプル値を与えるときを決定する。このように、単一物理相関器モジュールは、異なるシンボルレートの多重物理チャネルをサポートできる。
【0045】
各PNブロック224,226の出力は、上述の結合PNシーケンスである。これは、拡散シーケンスが実数であるけれどもスクランブル符号PNシーケンスは複素であるので複素シーケンスとなる。IQサンプルもまた複素であり、したがって、相関器210は2セットの複素値について相関計算を実行しなければならない。上述のように、各物理相関器は、加算ステージの時間多重化により多数の論理相関器を実現できる。すなわち、例えば、単一のチップ期間にわたる部分相関モジュールを実現できる。制御プロセッサ260は、各論理相関器を固有に構成できる。これにより、複素相互相関結果の簡易計算が可能となる。
【0046】
図3を参照すると、この図は複素相互相関器の機能素子を示す。これらの機能素子は、図4に示すハードウェアで物理的に実現されてもよい。図3において、複素結合PNシーケンスは(PNr+PNij)で表される(300)。ここでrは信号の実数成分を示し、iは信号の虚数成分を示し、jは−1の平方根を表す。同様にして、IQサンプル値は(K+Lj)で表される(302)。これら2つの複素値が乗算されるとき、実数成分はPNr・K−PNi・Lであり、虚数成分はPNr・L+PNi・Kである。この計算は、少なくとも4つの多重演算を必要とし、IQ信号のサンプルレートで実行されなければならないが、これには費用がかかる。しかしながら、この計算の複雑さは、結合PNシーケンスを+45°回転させることにより、成分(実数および虚数)毎にIQサンプル当たり1加算または1減算に減らすことができる。その効果は結合実数または虚数値を、部分相関が別々に実行されてもよい純粋実数および純粋虚数値に変換することである。特に、+45度の回転は、{1+j,−1+j,−1−j,1−j}を{j,−1,−j,+1}に変換する。これにより、乗算をIQサンプルのKまたはLと加算または減算との間の選択とする。
【0047】
図3においてこの演算は、結合PNシーケンスを共役し(304)、1+jでこのシーケンスを乗算することで共役化結合PNシーケンスを回転し(306)、その後、その結果をIQサンプル302で乗算し(308)、その結果を加算する(310)ことによって行われる。しかしながら、乗算308はIQサンプル302の反転または非反転のいずれかに簡略化される。加算器310およびスイッチ312は共に、統合およびダンプコンポーネントを構成し、相関器の出力は、シンボルクロック314および乗算器316によりシンボル周波数でサンプル化され、出力はFIFO318に書き込まれる。
【0048】
相関器の結果は−45°だけ逆回転されなければならないが、相関結果上で行われるのでこれは重大な時間オーバーヘッドを招くことはない。好都合なことに、相関結果を逆回転するよりも、結合器で用いられる重み付け因子が(1−j)/2で乗算できる。
【0049】
図2の実施形態において、各論理相関器は、実数または虚数の相関結果を計算するよう構成できる。これにより、必要であれば、2つの論理相関器を用いてフル複素相関を計算できる。このフレキシビリティにより、相関結果の1つの成分のみが例えばアーリレイトトラッキングにおいて必要とするときに単一の相関器を用いることができる。結合PNシーケンスとIQサンプルとの間の相対タイミングは、(チップ期間の多重化における)PNシーケンス遅延を選択することおよび/または(サンプル期間の多重化における)IQサンプル遅延を選択することにより相関器毎に調整可能である。
【0050】
図4は、図3に示す相関器の機能素子の物理ハードウェアの構成の1つの例を示す。図4において、論理ブロック406からのK_L信号403の制御の下で、IQサンプルの実数(K)402または虚数(L)404成分のいずれかを選択するためにスイッチ400が用いられる。論理406は、結合PNシーケンスの実数408および虚数410成分からの入力を有する。別のバイナリREAL_IMAG入力412は、制御プロセッサにより駆動され、部分複素相関器の出力を相関の実数または虚数成分のいずれかとなるように設定する。故に、K_LおよびADD_SUBの値は、REAL_IMAGの関数として異なる。
【0051】
論理ブロック406は、結合PNシーケンス入力を共役し、回転し、ADD_SUB出力414をレベルシフトブロック416に供給する。このレベルシフトブロック416は、論理0をa−1電圧レベルに変換し、乗算演算を可能にする。乗算器418はレベルシフトブロック416の出力をIQサンプル402、404の選択された成分で乗算し、その結果の実行和(running sum)は、加算器420および単一チップ遅延422により維持される。その後、結果がクロック424および乗算器426によりシンボル期間でサンプル化され、その結果はFIFO428に書き込まれる。
【0052】
上述のレイク受信機アーキテクチャはシステム性能の条件の範囲に合うように用いることができ、例えば移動電話機ハンドセットに使用できる。この例においてレイク受信機アーキテクチャは、非常に高いデータレートがしばしば可能なときにはオフィス環境での動作、そして厳しいマルチパスフェージングが低データレートを起こす傾向があるとき、高速道路上での動作のような動作極端を満たすために使用できる。したがって、オフィス環境においてrfチャネルは一般的に準静的であり、通常単一のプロミネントパスを有するが、高速道路上の自動車内で動作するときにはrfチャネルは静的ではなく、通常は、端末の動きに応じて急に消えたり再び現れたりする多重パスを有する。
【0053】
WCDMAシステムにおいて高データレートを達成する1つの方法は、複数のより低いデータレートチャネルを利用することである。これらの低データレートチャネルのそれぞれは、異なる個々の結合PNシーケンスを有し、これにより、対応する複数の相関器を必要とする。このように、例えば、4つの500Kbpsデータチャネルを連結することによって2Mbpsデータチャネルが提供されてもよい。rfチャネルが準静的である場合には、多重レイクフィンガーへの必要性はほとんどなく、よって、2つのフィンガーのみが500Kbpsデータチャネル毎に提供してもよく、これにより受信機がチャネル毎に2つのマルチパス成分を決定できる。所定データチャネルにおける2つの(レイク)フィンガーは、スクランブル符号発生器を共有できるが、複数(例えば、4つ)のデータチャネルがあるので、通常は対応する複数のスクランブル符号発生器が必要と考えられる。逆に、データレートが低い場合、相関器は、付加的データチャネルよりもむしろさらなるレイクフィンガーを提供するよう割り当てられてもよい。同様に、データ弁別器リソースは、厳しいマルチパス環境での、チャネルトラッキングおよびパス検索で使用するために再割り当てされてもよい。利用可能な素子の物理的構成もこれが付加的制限を課すかもしれないことを考慮することが一般的に必要であると考えられるので、物理相関器よりもむしろ論理相関器がこれらの異なる構成の相関器を提供するために割り当てられてもよい。
【0054】
受信機の構成は、測定されたかあるいは取り決められたレベルまたはサービスの質によって選ばれてもよいし、または例えばユーザまたはネットワークオペレータにより選択されてもよい。記述のアーキテクチャは、ハードウェアで実現されたモジュールの複雑さを低減し、その複雑さをソフトウェアに肩代わりすることにより、より進歩した受信機アルゴリズムのサポートを容易化する。これは、全体のレイクの構成に自動的に適用することのできるアルゴリズムと特に関連する。これにより受信機の性能が、ステーショナリーハンドセット、高速移動ハンドセット、低C/I、高C/Iのようなチャネル環境の範囲に最適化できる。
【0055】
更に、ハードウェア全体の複雑さを低減し、ゆえにコストを低減するので、この設計は電流消費の低減を可能とする。さらに、記述のモジュールとフレキシブルなアーキテクチャとの組み合わせにより、開発時または端末が市場に出たとき受信機を異なるネットワーク構成に適用するためにオペレータによって種々の素子の構成および相互接続が定義できるソフトウエア無線機によるレイク受信機が可能となる。
【0056】
ここで説明した構成要素およびアーキテクチャは、端末と基地局の両方で使用可能であり、WCDMAおよびCDMA2000を含む複数の標準規格をサポートすることができる。当業者が多くの他の有効な代替を想定することは疑いがない。この発明は記述の実施形態に限定されず、ここに添付する請求の範囲の精神および範囲内で変形がなされてもよいことが当業者にとって明らかであることは理解されるものである。
【図面の簡単な説明】
【0057】
【図1】(A)は標準的レイク受信機を、(B)はスペクトル受信機用の標準的rfフロントエンドを示す。
【図2】本発明の実施形態にしたがったレイク受信機システムのブロック図を示す。
【図3】本発明の局面を実施する相関器の機能素子を示す。
【図4】本発明の局面を実施する相関器の実施を示す。
Claims (22)
- 拡散スペクトル入力と、
第1の拡散シーケンスの出力を有する第1のプログラマブルシーケンス発生器と、
第2の拡散シーケンスの出力を有する第2のプログラマブル拡散シーケンス発生器と、
前記第1および第2の拡散シーケンス発生器出力に結合された第1および第2の入力を有し、かつ出力を有し、前記第1および第2の拡散シーケンスのいずれかを前記出力に選択的に与えるマルチプレクサと、
前記拡散スペクトルの入力に結合された第1の入力と、前記マルチプレクサの出力に結合された第2の入力とを有し、相関結果を提供する出力を有する相関器モジュールとを具備する拡散スペクトル受信機用相関器。 - 前記第1および第2の拡散シーケンス発生器と選択的に結合可能な少なくとも1つのプログラマブルスクランブル符号発生器をさらに具備する請求項1記載の相関器。
- 複数のプログラマブルスクランブル符号発生器と、第1および第2のスクランブル符号マルチプレクサとを具備し、前記複数のスクランブル符号発生器の幾つかを前記第1および第2の拡散シーケンス発生器に選択的に結合する請求項2記載の相関器。
- 前記第1および第2の拡散シーケンスに対してプログラマブル遅延を与えるために第1および第2の拡散シーケンス発生器の第1および第2の出力にそれぞれ結合される第1および第2のプログラマブル拡散シーケンス遅延をさらに有する先行する請求項のいずれか1項に記載の相関器。
- 前記拡散スペクトルの入力に結合され、前記相関器モジュールに、拡散スペクトルの入力信号の選択的遅延バージョンを与える手段をさらに有する、先行する請求項のいずれか1項に記載の相関器。
- 前記相関器モジュールは、第1および第2の記憶手段にそれぞれ結合された第1および第2の出力を有する先行する請求項のいずれか1項に記載の相関器。
- 前記第1および第2の拡散シーケンス発生器をプログラムし、かつ前記マルチプレクサを制御する複数のレジスタをさらに有する先行する請求項のいずれか1項に記載の相関器。
- 前記レジスタは、複数の相関器構成レジスタセットに組織化されており、各レジスタセットは少なくとも前記マルチプレクサを制御するレジスタを含み、各相関器構成レジスタセットは共通相関器ハードウェア上で実現される論理相関器を定義するようプログラム可能であり、これにより複数の論理相関器が単一の前記相関器モジュールを用いて実現可能である請求項6記載の相関器。
- 各々が先行する請求項のいずれか1項に記載の複数の相関器を有するレイク受信機。
- 単一相関器モジュールを有する相関器を用いて複数の論理相関器を提供する方法であって、
(a)前記複数の論理相関器用の複数のプログラマブル拡散シーケンス発生器を提供し、
(b)単一相関器モジュールに拡散スペクトル入力信号を供給し、
(c)第1の前記論理相関器を得るために前記拡散シーケンス発生器の1つを前記単一相関器モジュールに選択的に結合するように前記相関器をプログラミングし、
(d)前記第1の論理相関器を用いて相関演算を実行し、
(e)1つ以上の別の論理相関器を提供するために(c)および(d)を繰り返えすことを含む方法。 - 各前記論理相関器のために前記拡散スペクトルの入力の遅延バージョンを選択することをさらに含む請求項10記載の方法。
- 前記論理相関器は、実数または虚数の相関成分出力のいずれかを提供するため前記相関動作を実行する部分相関器であり、
前記部分論理相関器用の前記実数または前記虚数の相関成分の出力を選択することをさらに含む請求項10または11に記載の方法。 - プロセッサと、このプロセッサに結合したプログラムメモリと、時間多重化可能な相関器とを含む拡散スペクトル受信機であって、
拡散スペクトルの入力と、
拡散シーケンスの入力と、
前記スペクトルの入力に結合した第1の入力と、前記拡散シーケンスの入力に結合した第2の入力とを有し、相関結果を提供するための出力を有する相関器モジュールと、
相関器の動作モードを構成する少なくとも1つの制御レジスタとを具備し、
前記プログラムメモリは、対応する複数の時間多重論理相関演算を行うように前記相関器を構成するために複数の値を前記少なくとも1つの制御レジスタに書き込むため前記プロセッサを制御するプロセッサ実行インストラクションを格納する、拡散スペクトル受信機。 - 前記少なくとも1つの制御レジスタは、1つ以上のレジスタの複数の組を有し、各レジスタの組は、前記論理相関演算の対応する1つを行うよう前記相関器を構成するデータを記憶するために設けられている請求項13記載の拡散スペクトル受信機。
- 単一チップ期間にわたって前記論理相関演算を時間多重化するよう構成された請求項13または14に記載の拡散スペクトル受信機。
- 多重相関器を有する拡散スペクトル受信機を実現する方法であって、
相関器の演算モードを構成するため少なくとも1つの制御レジスタを含むプログラマブル相関器を提供し、
複数の論理相関器を提供するために前記プログラマブル相関器を構成するデータを前記少なくとも1つの制御レジスタに書き込み、
前記多重相関器に対して前記複数の論理相関器を提供するため前記プログラマブル相関器を時間手重化することを含む方法。 - 拡散スペクトル信号サンプラと、
この拡散スペクトル信号サンプラに結合され、遅延サンプルバス上に複数の異なる遅延を有する1セットの拡散スペクトルサンプルを提供するサンプル遅延ステージと、
スクランブル符号バス上に複数のスクランブル符号を提供する複数のスクランブル符号発生器と、
複数の相関器と、
で構成され、前記複数の相関器の各々は遅延サンプルバスに結合された相関器モジュールと、スクランブル符号バスに結合された少なくとも1つの拡散符号発生器とで構成され、前記相関器は少なくとも1つの相関出力を有する、拡散スペクトル受信機アーキテクチャ。 - サンプル化された入力信号を提供する入力信号サンプラと、
前記入力信号サンプラに結合され、異なる相対遅延を有する1セットの遅延サンプル信号を提供する入力信号遅延手段と、
拡散シーケンス信号を提供する拡散シーケンス発生器と、
前記拡散シーケンス発生器に結合され、異なる相対遅延を有する1セットの遅延拡散シーケンス信号を提供する拡散シーケンス遅延手段と、
第1および第2の入力と、第1および第2の入力で受信された信号間の相関に基づく出力とを有する相関器と、
入力信号遅延手段と、相関器の第1の入力とに結合され、前記1セットの遅延拡散サンプル信号の1つを相関器に選択的に提供する第1の選択手段と、
拡散シーケンス手段と、相関器の第2の入力とに結合され、前記1セットの遅延拡散シーケンス信号の1つを相関器に選択的に提供する第2の選択手段とを具備し、
前記相関器における前記サンプル入力信号および前記拡散シーケンス信号の相対タイミングが調整可能である拡散スペクトル受信機サブシステム。 - 前記拡散シーケンス信号と結合するためのスクランブル符号出力を提供するスクランブ符号発生器と、
前記スクランブル符号発生器に結合され、制御信号に応じて前記スクランブル符号を再スタートするスクランブル符号発生器制御とを具備する請求項18記載の拡散スペクトル受信機サブシステム。 - 拡散スペクトル受信機相関器に対して、関連拡散シーケンスチップクロックを有する拡散シーケンスおよびサンプルクロックインターバルでサンプル化されたサンプル入力信号の相対タイミングを調整する方法であって、
精細な相対タイミング調整を行うためサンプルクロックインターバルの積分数によりサンプル入力信号を遅延し、
粗い相関タイミング調整を行うため拡散シーケンスチップクロック期間の積分数により前記拡散シーケンスを遅延することを含む方法。 - 前記拡散シーケンスは、第1の擬似ランダムシーケンスとこれより長い第2の擬似ランダムシーケンスとの組み合わせにより構成され、
前記相対的なタイミングをさらに調整するため第2の擬似ランダムシーケンスを再スタートことを付加的に含む請求項20記載の相対タイミングを調整する方法。 - 拡散スペクトル受信機相関器用の拡散シーケンスおよびサンプル入力信号の相関タイミングを調整する方法であって、
前記拡散シーケンスは、第1の擬似ランダムシーケンスと、これと等しいか、あるいはこれより長い第2の擬似ランダムシーケンスとの組み合わせにより構成され、
第2の擬似ランダムシーケンスを再スタートすることによって前記相対的なタイミングを調整することを含む方法。
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